JPS6214865B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、一般的にはデータ処理システム、よ
り特定すると、通信サブシステムにおいて通信回
線上にアボート・ビツド・シーケンスを生成する
ために、伝送アンダーランの状態の検出に関する
ものである。

先行技術の説明 高度に柔軟性のある、また、コスト効果のある
通信サブシステムが、データ処理システムを公共
的に受入れ可能な（たとえば電話）通信網と合体
しているような通信チヤネルに結合するために提
供されてきた。

このようなシステムはハードウエア／フアーム
ウエア・アーキテクチユア中に適用されてきた
が、そのアーキテクチユアは中央処理装置
（CPU）と連動する通信処理装置からの指令に応
答し、通信処理装置と通信チヤネル間でデータ・
メツセージを転送するために、受信モード、伝送
モード、あるいは、伝送／受信の同時モードのい
ずれかに入る。

変化するビツト・サイズからなるデータ・バイ
トの全体あるいは部分を組立て、分解するアダプ
タ内で、マイクロプロセサと協力して作動する制
御要素のもとで、データ転送が発生する。

すでに使われてきたシステム・アーキテクチユ
アは、容量の拡大を提供し、動的な柔軟性を提示
している。

しかし、現在の通信回線アダプタ・システム
は、たとえば、国際電信電話諮問委員会
（CCITT）によつて指定され、CCITTの第６回
総会オレンジ本、巻．２公衆データ・ネツトワ
ーク、国際電気通信連合、ジユネーブ、1977年発
行で述べられているような同時通信網とインタフ
エースを保つに必要な制御機能を提供することが
不可能である。

特に、CCITTによつて公表されたX.21，
X.24，およびX.27に示めされているいろいろな
仕様では、データ・メツセージを組立てて取扱う
ために、バイト制御プロトコルあるいはビツト向
けプロトコル（BOP）を確立するために使われ
るビツトとバイトのタイミング信号のデータ・ネ
ツトワーク内での生成を求めている。

X.21のような通信環境では、他のデータ通信
設備とメツセージを送受信するために、異なるタ
イプのプロトコル（つまり、バイト制御プロトコ
ルとビツト向けプロトコル）を使う必要がある。

ビツト向けプロトコルの伝送モードの間中、通
信サブシステムは通信回線上のデータ・ビツトの
連続的な流れを保持するに十分なデータを受信し
なければならない。

もし何らかの理由で十分なデータが供給されな
ければ、そのデータ供給不足状態即ち伝送アンダ
ーランの状態が感知され、中断即ちアボートをあ
らわす２進数の１のビツト列が通信回線上に送り
出される。

ハネウエルのレベル6/30システムでは、マイク
ロプロセサがアボート（中断）・シーケンスを送
出するように設計された。

このマイクロプロセサは、断続的なデータ伝送
を維持するに十分な時間で、データ・サービス要
求に応答せずに、論理によつて伝送アンダーラン
の状態を検出した。

このマイクロプロセサは、単一のアボート・シ
ーケンスを生成した。

このマイクロプロセサのアプローチは、かなり
の論理と時間のかかるフアームウエアおよび必要
なデータ通信機能のすべてを達成するためのソフ
トウエア・ルーチンを必要とする。

本願と同じ譲受人をもつ米国特許出願の、“ビ
ツトとバイト同期化データ・ネツトワーク用の通
信回線アダプタ”と題する米国出願番号第053111
号、および、“ハードウエア／フアームウエア通
信回線アダプタ”と題する米国出願番号第911635
号は、伝送アンダーランの状態がまずフアームウ
エア／ソフトウエアのルーチンで処理されるよう
なシステムを述べている。

これは、システムのデータ処理量（スループツ
ト）を制約するという問題を発生した。

マイクロプロセサとその付属論理を、Sig―
neticsの多重プロトコル通信2652回路に置換える
ことによつて、必要なハードウエアをかなり減ら
した。

けれども、2652回路の使用は、伝送アンダーラ
ンの状態に応答してアボート・シーケンスを生成
する数種の領域に問題を提起した。

主要な問題は、16以上の継続した２進数の１の
ビツトを通信回線に送出する可能性であつた。

受信装置は、16個の継続した２進数の１ビツト
を、回線が伝送アンダーランの状態にあるという
よりはむしろアイドル・リンクの状態にあるとい
うことを表示しているものとして感知した。

ここに引用された参考文献は出願人が承知して
いて、当業者のレベルを有する読者に知らせるよ
うに提示されたものであつて、本発明に最も近い
参考文献でないことも理解すべきである。

いかなるサーチも出願人によつて行なわれたと
いう表示はなされていない。

発明の目的 本発明の目的は、改良された通信サブシステム
を提供することにある。

ほかの目的は、ソフトウエアとフアームウエア
のオーバヘツドを減少した通信サブシステムを提
供することにある。

次の目的は、経費を減少した通信サブシステム
を提供することである。

さらに次の目的は、伝送アンダーランの状態を
表示するアボート（中断）信号を発生する改良さ
れた機器を特つ通信サブシステムを提供すること
である。

発明の要約 データ処理システムには、いろいろな装置とビ
ツト向きプロトコル・モードで通信するための通
信サブシステムが含まれている。

この通信サブシステムには、マイクロプロセサ
からのデータ・バイトを受信するユニバーサル同
期受信伝送器（USRT）が含まれている。

データ・バイトは、USRTの中の入力レジスタ
に格納され、そのレジスタはそのデータ・バイト
の２進数ビツトを同期して順次に装置に送信す
る。

USRTはデータ・バイトを要求する時期をマイ
クロプロセサに通知する。

もし、マイクロプロセサがあらかじめ定められ
た時間内にデータ・バイトに応答しないならば、
USRTは伝送アンダーラン信号を発生し、装置に
フラグ・バイト（２進数01111110）の列を送出す
ることによつて伝送アンダーランモードに入る。

シフト・レジスタは伝送アンダーラン信号に応
答して、装置に送出されたフラグ・バイト信号に
重ね合わされるあらかじめ定められた信号を発生
する。

装置は、２進数のゼロのビツト、続いてフラ
グ・バイトの列が後続する８から13の２進数の１
のビツトを受信することになる。

装置は、この信号のシーケンスを伝送アンダー
ランの状態と認識し、必要な動作をとる。

望ましい実施態様の説明 第１図は典型的なシステムのブロツク図であ
る。

そこには、中央処理装置（CPU）４、主記憶
装置６、周辺制御装置８、および通信制御装置１
０が含まれており、すべてがシステム・バス（母
線）２に共通に結合されている。

通信サブシステム１には通信制御装置１０と、
バス２８によつて通信制御装置１０に結合された
多くのユニツトが含まれている。

これには多くのフレキシブル回線アダプタ・パ
ツケージ（FLAP）１２，１４，１６および１８
が含まれている。

典型的にはFLAP１２に結合して、タツチ・ト
ーン受信器２２が存在する。

典型的にはFLAP１６に結合して、陰極線管
（CRT）デイスプレイ２４が存在する。

典型的にはFLAP１８に結合して、モデム２６
が存在する。

通信サブシステム１は、装置、典型的にはタツ
チ・トーン受信器２２とモデム２６から、FLAP
１４と１８をそれぞれ通して、情報を受信する。

その情報はバス２８を経て通信制御装置１０へ
と転送される。

その情報はシステム・バス２を経由して主記憶
装置６中に格納される。

通信サブシステム１は、装置、典型的にはダイ
アリング・ユニツト２０、CRT２４、およびモ
デム２６に情報を送信する。

情報は、主記憶装置６からFLAP１２，１６お
よび１８へ通信制御装置１０とシステム・バス２
を経由して送出される。

CPU４には、通信サブシステム１の実行と性
能の全般にわたり制御権がある。

CPU４は、通信制御装置１０に格納するため
に、システム・バス２を経由して構成と制御情報
を転送することでこれを達成する。

この情報には、チヤネル制御プログラム
（CCP）、通信制御ブロツク（CCB）、および回線
制御表（LCT）が含まれている。

第２図は、通信制御装置１０とFLAP１２，１
４，１６、および１８を含む通信サブシステム１
のブロツク図を示している。

情報は、主記憶装置６から、システム・バス
２、送受信器（トランシーバ）５０、Ｃバス６２
を経由して、通信制御装置１０によつて受信さ
れ、バス状態と制御論理６０の制御のもとで、入
力データ・レジスタ５６内に格納される。

バス状態と制御論理６０は、“直接メモリ・ア
クセスのバス・サイクルをもつデータ処理システ
ム”と題する、1979年１月31日付、米国出願番号
第008001に述べられている。

情報は、ランダム・アクセス・メモリ
（RAM）５２、Ｃバス６２、および送受信器５０
を経由して、システム・バス２へ転送される。

ラツプ・アラウンド演算の間に、送受信器５０
がシステム・バス２からＣバス６２を切離すこと
ができるので、情報はRAM５２から入力デー
タ・レジスタ５６へと経路をとる。

RAM５２には、４個の１６ビツト・レジス
タ、割込みデータ・レジスタ５２ａ、入出力デー
タ・レジスタ５２ｂ、直接メモリ・アクセス
（DMA）・レジスタ５２Ｃ、および、DMAアドレ
ス・レジスタ５２ｄがある。

割込みデータ・レジスタ５２ａは、CPU４の
チヤネル番号と、主記憶装置６に転送するために
通信サブシステム１によつて受信された情報の割
込みレベルとを格納する。

システム・バス２上のCPU４のチヤネル番号
は、このシステム・バス２のサイクルがCPU４
用の情報を含むことをあらわす。

入出力データ・レジスタ５２ｂは、CPU４へ
の入力要求に応答して、情報、状態、あるいは装
置識別子を格納する。

DMAデータ・レジスタ５２ｃは、主記憶装置
６中に書込まれるべき情報を格納する。

DMAアドレス・レジスタ５２ｄは、DMAデー
タ・レジスタ５２ｃ中に格納された情報が書込ま
れるべき主記憶装置６のアドレス位置を格納す
る。

DMAアドレス・レジスタ５２ｄは、また、通
信制御装置１０によつて要求された情報の主記憶
装置６のアドレス位置を格納する。

チヤネル番号レジスタ５８は、全システム・バ
ス２の入出力サイクルのチヤネル番号を受信す
る。

バス状態・制御論理６０は、マニユアル・スイ
ツチ中に貯えられていたチヤネル番号を、システ
ム・バス２上に提示されたチヤネル番号と比較す
る。

一致がとれると、このシステム・バス２のサイ
クルが通信サブシステム１にアドレス指定されて
いるということをあらわす。

チヤネル番号レジスタ５８は、それから、シス
テム・バス２上に提示されたチヤネル番号を格納
するために使用される。

機能コード・レジスタ１３０は、システム・バ
ス２から受けとつた機能コードを格納する。

機能コードによつて、通信制御装置の達成すべ
き入出力機能が通信サブシステム１に表示され
る。

マイクロプロセサ９６は、通信制御装置１０の
動作を制御する。

マイクロ・プロセサ９６は、データをシステ
ム・バス２に送出するためにＵバス８２、送受信
器９８、Ｉバス６４、RAM５２を経由してシス
テム・バス２と、また、システム・バス２と送受
信器５０からデータを受信するために入力デー
タ・レジスタ５６と通信する。

マイクロプロセサ９６は、アドレス・バス１０
０を通して送出されるアドレス信号を発生する。

また、Ｕバス８２に結合されているのは、ユニ
バーサル同期受信送信器USRT―２―８８と、
USRT―９０通信インタフエースである。

USRT―２―８８に付属しているのは、ボー・
レート発生器BAUD―２ ６８と、LR２―２レ
ジスタ６６である。

USRT―３ ９０に付属しているのは、ボー・
レート発生器BAUD―３ ６９と、LR２―３レ
ジスタ６７である。

BAUD―２ ６８とBAUD―３ ６９は、通信
サブシステム１に直結している装置のためにボ
ー・レートを指定するためにＩバス６４から信号
を受信し、また、外部装置への転送のために、ボ
ー・レートをUSRT―２ ８８とUSRT―３ ９
０にそれぞれ表示する。

LR２―２レジスタ６６とLR２―３レジスタ６
７は、USRT―２ ８８とUSRT―３ ９０それ
ぞれの、消去（クリア）、アイドル・リンク状
態、伝送―オン、受信―オン、および、ループ・
モードのような動作を制御するために、Ｉバス６
４からの信号を格納する。

LR５のマルチプレクサ１２８は、USRT―２
８８、あるいは、USRT―３ ９０からＩバス６
４へ転送するために、伝送アンダーランバイト利
用可能、ステータス（状態）利用可能、アイド
ル・リンク状態を表示する出力状態信号を受信す
る。

インターセプト・データのプログラマブル・リ
ード・オンリー（読出し専用）・メモリ
（PROM）７０は、通信サブシステム１中の特定
の通信チヤネルを選択するチヤネル番号信号によ
つてアドレス指定され、また、USRT―２ ８
８、あるいは、USRT―３ ９０がデータ・サー
ビス要求を発生したということをあらわす信号に
よつてもアドレス指定される。

PROM７０からのインターセプト信号は、イン
ターセプト制御論理８０に供給される。

マイクロプロセサ９６は、割込み信号のために
インターセプト制御論理８０に問合せをおこな
う。

マイクロプロセサ９６は、特定の通信チヤネル
を処理するために、割込みをしているユニツトを
識別する残りのPROM７０の信号を受信して、イ
ンターセプト信号に応答する。

チヤネル・レジスタ７４は、以下に述べるペー
ジング演算に連動している。

チヤネル・レジスタ７４には、Ｕバス８２、送
受信器９８およびＩバス６４を経由して、どの通
信チヤネルが動作中であるかということを示す情
報がロードされる。

FLAPストローブを発生し、直結、送信のため
の消去、および、プロトコル・モードの動作を格
納するために、信号CPGCNL＋00とCPGCNH＋
00がストローブ発生器と制御レジスタ１０２に供
給される。

ランダム・アクセス・メモリ（RAM）１１８
は、チヤネル制御プログラム（CCP）、通信制御
ブロツク（CCB）、および、回線制御表（LCT）
を格納する。

この情報は、システム・バス２、送受信器５０
Ｃバス６２、内部データ・レジスタ５８、Ｉバス
６４、送受信器９８、Ｕバス８３、送受信器１０
８、Ｍバス１１０を経由して、主記憶装置６から
RAM１１８ヘロードされる。

これは、アドレス・バス１００とページング論
理１１６を経由してRAM１１８に転送される適
切なアドレス位置を発生するマイクロプロセサ９
６によつて達成される。

通信制御装置１０は、いかなる動作に対して
も、FLAP１２，１４，１６と１８から通信回線
を継続的に走査する。

受信チヤネルの動作の検出にあたつては、その
チヤネルに対する受信CCPが起動される。

CCP制御のもとでは、通信制御装置１０は、
組立てられた受信データ・バイトを分析し、必要
なすべての検査を実行し、LCT状態とCCB制御
の経過を更新し、そのデータ・バイトを主記憶装
置６に引き渡す。

CCPは、主記憶装置４への各々の転送を完結
した後、あるいは、より高い優先順位のチヤネル
によつて割込まれた時に、終結する。

RAM１１８のCCB領域は、伝送モードにある
各各の通信回線と、受信モードにある各々の通線
回線に関する情報を提供する。

この情報には、格納されるべき、あるいは読出
されるべき次のデータ・バイトの主記憶装置６の
アドレス位置が含まれている。

この情報には、さらに、通信制御装置１０と主
記憶装置６間の転送のために残つているバイト数
のカウントと、最終の通信回線の状態が含まれて
いる。

この最終の状態には、エラー情報、データ・セ
ツトの状態（たとえばモデム２６）、割込み状
態、およびCCBプログラムがすでに実行され
て、その状態が完了しているかどうかが含まれて
いる。

RAM１１８のLCT領域は、各々の通信回線に
対して受信と伝送構成、状況、および制御情報を
格納する。

それには、フアームウエア作業番地、CCP作
業番地、受信・送信文字長情報、CCPポイン
タ、データ・バイト記憶、状態情報と割込みレベ
ル情報が含まれる。

CCBの作動レジスタ７６は、４つの通信回線
のどれが作動しているか、その通信回線が受信モ
ードにあるか、あるいは伝送モードにあるかをあ
らわす情報を格納する。

CCB作動レジスタ７６の出力は、ページング
論理１１６を経由してマイクロプロセサ９６に対
して有効である。

Ｓレジスタ７８は、Ｓレジスタ７８内にアドレ
スを格納することによつて、マイクロプロセサ９
６が間接アドレス指定機能を達成することを可能
とする。

このアドレスは、PROM１２６のアドレス位置
に格納されているアドレスと置き替わる。

PROM１２６は、マイクロプロセサ９６で稼働
するフアームウエアのルーチンを格納している。

アドレス情報は、マイクロプロセサ９６から
PROM１２６へアドレス・バス１００とページン
グ論理１１６を経由して送られる。

PROM１２６から読出されたマイクロ語は、マ
イクロプロセサ９６に、Ｍバス１１０、送受信器
１０８とＵバス８２を経由して、送り戻される。

マイクロプロセサ９６は、CPU４と主記憶装
置６と、システム・バス２およびUSRT―２ ８
８とUSRT―３ ９０とにわたつて、PROM１２
６中に格納されたフアームウエア・ルーチンと
RAM１１８中に格納されたソフトウエアのチヤ
ネル・プログラム・ルーチンを通して、通信す
る。

マイクロプロセサ９６の速度を、論理と記憶ユ
ニツトの速度に一致させる必要がある。

これはクロツク論理９４ユニツトを通して達成
される。

マイクロプロセサ９６は、通常５００ナノ秒あ
るいは２メガヘルツのクロツク・レートで走る。

けれども、マイクロプロセサ９６がUSRT―２
８８とUSRT―３ ９０、あるいは、FLAP１
２２ａ，１２２ｂ，１２２ｃあるいは１２２ｄの
論理と通信する時、クロツク論理９４のフエーズ
１とフエーズ２のタイミング信号は、1600ナノ
秒、あるいは、0.625メガヘルツのクロツク・レ
ートに低下される。

クロツク論理９４は、マイクロプロセサ９６の
フエーズ１とフエーズ２のサイクルの各々で、多
数のクロツク・フエーズ信号を出力する。

フエーズ１とフエーズ２のサイクルは、追加の
クロツク・フエーズ信号がFLAP１２２ａ―ｄ論
理を制御できるように引伸ばされる。

USRT―２ ８８が伝送モード（ビツト向きプ
ロトコル）にある時、そして、受信局に連続する
ビツト列を供給する時間内に次のデータ・バイト
がUSRT―２ ８８に供給されない時は、伝送ア
ンダーランのユニツト９２は、メツセージが中断
されたということをあらわす一連の２進数の１を
USRT―２ ８８が受信局に伝送するようにす
る。

データ・バイトは、直列のFLAPインタフエー
ス論理１０６とFLAP回線インタフエース１２４
ｃと１２４ｄを経由して、装置に送られる。

アイドル・リンクの状態にあるユニツト９３
は、また、USRT―２ ８８に結合されている。

USRT―２ ８８が受信モード（ビツト向きプ
ロトコル）にある時、送信局は、15個の２進数の
１のビツトを回線に送出することによつて、回線
をアイドル状態に置く。

アイドル・リンクの状態にあるユニツト９３
は、15個の２進数の１のビツトを検出し、マイク
ロプロセサ９６に回線がアイドル状態にあるとい
うことをLR５ MUX（マルチプレクサ）１２８
を経由して通知する。

マイクロプロセサ９６は、15個の継続する２進
数の１ビツトに応答して、送信局によつて送出さ
れたメツセージを中断し、新しいメツセージをさ
がす。

伝送アンダーランユニツト８５とアイドル・リ
ンク状態ユニツト８６は、USRT＃３ ９０に結
合さされて伝送アンダーランの動作を実行し、ア
イドル・リンク状態の動作をその通信チヤネルに
対して受信する。

アドレス・デコード・ユニツト１１４ユニツト
は、アドレス・バス１００を経由して、マイクロ
プロセサ９６からアドレス信号を受信し、多数の
機能―典型的には、クロツク論理９４の拡張サイ
クルを始動したり、あるレジスタに各種のバスか
らの情報を格納することを可能としたり、信号
CPGFLP―00によつてストローブ発生器と制御
レジスタ論理１０２を活性化したり、USRT―２
８８とUSRT―３ ９０を活性化したりする多
数の機能―を実行する制御信号を発生する。

ストローブ発生器と制御レジスタ論理１０２
は、FLAPレジスタ１２２ａ，１２２ｂ，１２２
ｃと１２２ｄ用の別々のストローブ信号を発生す
るためにアドレス・バス１００から受信したアド
レス信号に応答するばかりでなく、特定のストロ
ーブ信号によつてFLAPレジスタ１２２ａ―ｄの
それぞれで活性化される制御信号にも応答する。

格納されるものは、直結、送信のための消去、
およびプロトコル・モードの動作をあらわすビツ
トである。

外部コネクタ８４は、試験の目的で提供されて
いる。

それは、Ｕバス８２に接続される試験機器が、
外部から提供されるフアームウエアの試験ルーチ
ンを通して通信制御装置１０をはたらかせること
を可能とする。

PROM１２６は、ある試験手順に対しては不可
とされる。

ページング論理１１６ユニツトは、チヤネル・
レジスタ７４とCCB作動レジスタ７６と共に、
マイクロプロセサ９６が単一のフアームウエア・
ルーチンの一組を使つて８つの通信チヤネルと連
動することを可能とする。

各通信チヤネルに付属するのは、CCBソフト
ウエアのブロツクである。

ページング論理は、同じ組のフアームウエア・
ルーチンが各CCBプログラムを処理することを
可能とする。

同様に、LCTは通信回線によつて偏成され
る。

データはＵバス８２とFLAP１２２ａ―ｄ間を
Ｆバス１１２と送受信器１０４を経由して転送さ
れる。

FLAPレジスタ１２２ａ―ｄは、装置２０，２
２，２４と２６それぞれとの通信のために、
FLAR回線インタフエース受信器とドライバ１２
４ａ，１２４ｂ，１２４ｃと１２４ｄに連動す
る。

第３図および第４図を参照すると、ボー発生器
―２ ６８は、典型的には１００ナノ秒のサイク
ル時間でUSRT―２ ８８の送信器クロツク端末
とシフト・レジスタ３５０のクロツク端末とに供
給されるクロツク信号C2TXCK＋を発生する。

USRT―２ ８８は、データ・ビツトの連続し
た流れを、ORゲート３５４を経由するデータ信
号線C2TXSO＋からと、データ信号線F2TXDA
＋を通して、直列のFLAPインタフエース論理１
０６へC2TXCK＋のクロツク信号によつて指定
されたビツト・レートで転送する。

データはＵバス８２からUSRT―２ ８８によ
つて受信される。

USRT―２ ８８は、受信したデータを内部バ
ツフア中に格納する。

USRT―２ ８８にとつて本質的なのは、デー
タ信号線C2TXSO＋を通じてデータ・ビツトの
同期した流れを維持する時間中に、Ｕバス８２か
らデータを受信することである。

そこで、USRT―２ ８８に対して内部的な伝
送データ状態レジスタが空きならば、バツフア空
きの信号C2TXBE＋が、第４図に示すように最
初のC2TXCK＋信号の立上りに際して論理値１
とされる。

信号C2TXBE＋とLR２―２レジスタ６６から
の制御信号C2TXON＋の転送が、ANDゲート３
５６に供給される。

論理値１における信号C2TRQT＋は、マイク
ロプロセサ９６からのデータを要求する。

もしデータがUSRT―２ ８８によつて４番目
のクロツク信号C2TXCKまでに受信されないな
らば伝送中信号C2TXTUは、クロツク信号
C2TXCKの立下りで論理値１にされる。

伝送アンダーランの動作は、ビツト向きプロト
コル（BOP）モードの動作中、作動する。

BOPモードの間、データ・ビツトの連続する
流れが送信器、USRT―２ ８８から受信器に直
列FLAPインタフエース論理１０６を経由して送
られる。

もし十分な量のデータが連続する伝送データの
流れを維持する時間内にUSRT―２ ８８に供給
されないならば、フラグ信号とアボート信号が、
データの伝送が破壊されたということを受信局に
通知するために、データ信号線F2TXDA＋上に
送出される。

受信局がアボート信号とフラグ信号を受信する
と、受信局はデータの再送要求、あるいは、伝送
を中断する要求のような適切な動作をとる。

伝送アンダーラン信号C2TXTU＋は、Qa出力
信号C2TURD＋00が、５番目のクロツク・パル
スC2TXCK＋の立上り時に論理値１とするシフ
ト・レジスタ３５０の右方シフト入力端末に供給
される。

論理値１におけるストローブ発生器と制御レジ
スタ１０２からのC2PROT―信号はBOPモード
を表示する。

ANDゲート３５２に供給されたC2TURD＋00
とC2PROT―信号は、ORゲート３５４を経由し
てデータ信号線F2TXDA＋を論理値１とする。

第４図では、４ビツトの文字ＡとＢがUSRT―
２ ８８からデータ信号線C2TXSO＋を通して
伝送される。

信号C2TXTU＋が高位とされると、USRTは
６番目のクロツク信号C2TXCK＋の立上りで起
動するデータ信号線C2TXSO＋を通して、一連
のフラグ・バイト（２進数の01111110）を送出す
る。

しかし、信号C2TURD＋00は、論理値１にお
いて、文字Ｂの最終ビツトとフラグ・バイトの第
１ビツトをデータ信号線F2TXDA＋上で論理値
１とする。

第３図では、シフト・レジスタ３５０の信号
C2TURQ＋が、７番目のクロツク・パルスの立
上りで論理値１とされる。

これは、入力端末Ｃに供給されるGND（接
地）信号がC2TURD＋00信号を論理値ゼロに
し、それで、信号C2TURD＋10、ANDゲート352
の出力を論理値ゼロにするシフト・レジスタ３５
０中にロードされるようにする。

これは、データ信号C2TXSO＋上のフラグ・
バイトのデータ・ビツトを、ORゲート３５４を
通して可能とする。

伝送アンダーラン信号C2TXTU＋は、11番目
のクロツク信号C2TXCK＋の立下りで、内部
USRT―２ ８８論理によつて論理値ゼロにさ
れ、このクロツク信号は、信号C2TURQ＋を12
番目のクロツク信号C2TXCK＋の立上りで論理
値ゼロとする。

第４図では、文字Ａの４ビツトと文字Ｂの４ビ
ツトが、データ信号線C2TXSO＋上に、引き続
いてフラグ・バイトのビツトを続けて、順次に現
われる。

クロツク信号C2TXCK＋の立上りで論理値１
とされた信号C2TURD＋00は、データ信号線
F2TXDA＋上の最初のフラグ・バイトの最初の
２進数のゼロのフラグ・ビツトとともに、文字Ｂ
の第４ビツトに重ね合わされる。

伝送アンダーラン論理―３ ８５は、信号
C3TXSO＋，C3TXBE＋とC3TXTU＋を供給す
るUSRT―３ ９０と結合している。

LR２―３レジスタ６７は、信号C3TXON＋を
供給する。

ボー発生器―３ ６９は、クロツク信号
C3TXCK＋を供給する。

インターセプト・データPROM７０は、要求信
号C3TRQT＋を受信し、ストローブ発生器・制
御レジスタ１０２は、BOPプロトコル信号
C3PROTを供給する。

直列FLAPインタフエース論理１０６へのデー
タは、データ信号線F3TXDA＋を経由して送ら
れる。

伝送アンダーラン論理―３ ８５とUSRT―３
９０に関連する信号は、その伝送アンダーラン
論理―２ ９２とUSRT―２ ８８に対応するも
のと類似の方法で動作する。

マイクロプロセサ９６は、“基本的マイクロプ
ロセサと6800”Ron Bishop著；Rochelle
Rark，New JerseyのHyden Book株式会社刊で
述べられているモトローラ（Motorola）6800回路
である。

USRT―２ ８８の回路は、“Signeticsバイポ
ーラ（双極性）／MOSマイクロプロセサデー
タ・マニユアル”、1977年、版権：Signetics社、
811East Arques Arenue，Sunnyvale
California94086に記述されているシグネテイツク
ス（Signetics）2652多重プロトコル通信回路で
ある。

シフト・レジスタ３５０は、“設計技術者のた
めのTTLデータ・ブツク”第２版、テキサス・
インスツルメント（Texas Instruments）刊に述
べられているような７４ LS １９４回路であ
る。

本発明の望ましい実施態様を図示し、記述して
きたが、技術にすぐれた者には、多くの変形と変
更が、記述した発明に影響を及ぼすためになされ
るであろうが、それでも、請求した発明の範囲内
にある、ということがわかるであろう。

こうして、この要素の多くは同一の結果をもた
らし、請求した本発明の精神の範囲内に帰するで
あろう。

そこで、本発明では、特許請求の範囲で表現さ
れたものだけに本発明を限定するものである。

【図面の簡単な説明】

第１図は、通信サブシステムを含むデータ処理
システムのブロツク図である。第２図は、通信サ
ブシステムのブロツク図である。第３図は、伝送
アンダーランの論理の詳細な論理ダイヤグラムで
ある。第４図は、アボート・ビツトを発生する論
理のタイミング・ダイヤグラムである。 １……通信サブシステム、２……システム・バ
ス、４……中央処理装置（CPU）、６……主記憶
装置、８……周辺制御装置、１０……通信制御装
置、１２〜１８……フレキシブル回線アダプタ・
パツケージ（FLAP）。

Claims (1)

1. 【特許請求の範囲】 １ システム・バス、各々が個々に前記システ
   ム・バスに接続されている、少くとも１つの中央
   処理装置（CPU）、１つの主記憶装置、１つの周
   辺制御装置、同じく前記システム・バスに接続さ
   れている通信サブシステムを有するデータ処理シ
   ステムにおいて、前記通信サブシステムが前記シ
   ステム・バスに接続された通信制御装置とその通
   信制御装置に接続されたモデム、ダイヤリング・
   ユニツト、タツチ・トーン受信器のような典型的
   な通信装置を有し、前記通信制御装置が、 (a) 主記憶装置に接続され、その主記憶装置から
   の情報のデータ・バイトを受信するマイクロプ
   ロセサ、 (b) 前記マイクロプロセサに接続され、そのマイ
   クロプロセサから情報のデータ・バイトを受信
   するユニバーサル同期受信送信器（USRT）で
   あつて、前記マイクロプロセサが予め定められ
   た時間間隔内にデータ・バイトを前記USRTへ
   伝送しそこなつたときに、さらにアンダーラン
   信号と一連のフラグ・バイト信号とを発生する
   前記USRT、 (c) 前記アンダーラン信号に応答して、予め定め
   られた信号を発生し、その信号を前記一連のフ
   ラグ・バイト信号の１つと重畳させ、それによ
   り２進「１」ビツトの予め定められた数のアボ
   ート・シーケンスを発生する手段 を備えたことを特徴とする通信サブシステム。