KR960011968B1

KR960011968B1 - 디지탈 트렁크 인터페이스 및 복수의 패킷 수신 방법

Info

Publication number: KR960011968B1
Application number: KR1019870012002A
Authority: KR
Inventors: 아놀드 헤드런드 커트
Original assignee: 아메리칸 텔리폰 앤드 텔레그라프 캄파니; 엘리 와이스
Priority date: 1986-10-31
Filing date: 1987-10-29
Publication date: 1996-09-06
Also published as: EP0266126A2; KR880005506A; DE3788622T2; CA1278363C; US4734908A; DE3788622D1; JPS63124650A; ATE99478T1; EP0266126B1; JPH0728320B2; EP0266126A3

Abstract

내용없음.

Description

디지탈 트렁크 인터페이스 및 복수의 패킷 수신 방법

제 1 도는 본 발명의 원리를 실시하는 시스템도.

제 2 도는 제 1 도의 패킷에 의해 사용된 패킷 포맷도.

제 3 도는 새로운 패킷 수신이 제 1 도의 USART(106)에 의해 검출될 때 제 1 도의 프로세서(101)를 제어하는데 사용되는 프로그램 루틴을 도시하는 흐름도.

제 4 도는 전체의 패킷이 제 1 도의 USART(102)에 의해 수신될 때 제 1 도의 프로세서(101)를 제어하는데 사용되는 흐름도.

* 도면의 주요부분에 대한 부호의 설명

101 : 주 프로세서 103 : 시프트 레지스터

105 : DMA 제어기 120 : 트렁크 인터페이스

본 발명은 패킷의 스위칭에 관한 것으로써, 특히 데이타 액세스 인터페이스 장치가 고속 트렁크를 통해 고속 패킷 스위칭 회로에 접속될 수 있도록 하는 고속 트렁크 인터페이스 회로에 관한 것이다.

바람직하게는 데이타 액세스 인터페이스(DAI) 장치를 미국 특허 번호 제 4,491,945호에 설명된 바와 같이 고속 패킷 스위칭 회로에 접속하는 것이 바람직하다. DAI 장치는 그 DAI 장치와 가입자 단말기(customer terminal)를 연결하는 여러 개의 디지탈 데이터 링크를 하나의 고속 패킷 액세스 링크(PAL) 또는 디지탈 트렁크로 통계적으로 다중화한다. DAI 장치는 이미 공지되어 있으며, 이러한 장치의 한가지가 미국 특허 번호 제 4,530,091호에서 설명되어 있다. 이 미국 특허 번호 제 4,530,091호에 설명되어 있는 DAI 장치는 56 Kbps로 동작하는 고속 트렁크에 연결된다. 그러나, 미국 특허 번호 4,491,945호에 공개되어 있는 패킷 스위칭 네트워크에 접속하는 트렁크는 1.54 Mbps로 동작해야 한다. 종래 기술에 있어서는, 트렁크 제어 인터페이스/제어기를 설치하여 1.54 Mbps 이상의 고속으로 동작하는 트렁크에 연결(interface)하는 것이 알려져 있다. 그러나, 이 트렁크 제어기는 주문형 대규모 집적회로(VLSI)나 비트 슬라이스형 마이크로 프로세서(bitsliced microprocessor)를 이용해서 설계되어 왔다. 이러한 트렁크 제어기의 한가지가 전술한 발명자 터너(Temer)의 특허에 공개되어 있다. 이러한 트렁크 제어기가 가지고 있는 문제점은 비용과 설계 상의 복잡함에 있다. 프로토콜 조정기(protocol handler)는 상업적 집적회로 패키지형태로 존재하며 범용 동기/비동기형 송수신기(universal synchronous asynchronous receiver transmitter, USART)라고 부른다. 이러한 프로토콜 조정기는 상업용 마이크로 프로세서 및 DMA 제어기와 함께 작동하여 대중적인 X.25 프로토콜과 같은 다양한 프로토콜을 조정하도록 설계되어 있다. 반면에, 상업적으로 이용 가능할 USART는 최고 4 Mbps의 비트 속도로 동작할 수 있지만, 미국 특허 번호 제 4,491,945호에 설명되어 있는 바와 같은 네트워크로부터 고속 디지탈 트렁크를 통해서 도달하는 패킷은 자주 한 두개의 플래그 문자(flag character)로 분리될 뿐이라는 문제가 발생한다. 그 결과, USART 칩을 제어하는 마이크로프로세서는 충분한 시간 안에 한 개의 패킷의 종로에 응답하며 두번째 패킷에 대한 직접 메모리 액세스(DMA) 제어기를 설정(set up)할 수 없게 된다. 그러므로, 고속 트렁크 인터페이스에서, DAI 장치는 과도수행(overrun)이 발생하게 된다. 이 과도 수행의 이유는 마이크로 프로세서가 하나의 패킷의 종료에 대해서 수행해야 할 소정의 관리 업무와 다른 패킷이 수신되기 전에 수행해야 할 관리 업무를 가지고 있기 때문이다. 이들 관리 업무에는 DMA 제어기를 적절하게 초기화해서 패킷의 수신과 종료에 대한 소프트웨어 버퍼(software buffers for the receipt and end of the packets)를 초기화하고 종료하는 것을 포함한다.

[해결책]

본 발명은 전술된 종래 기술의 문제점과 결함을 해결하고, 여러 개의 프로토콜 조정기중 하나의 프로토콜조정기가 새로운 패킷의 개시를 검출하고 프로세서에 신호를 보내는데 사용되는 동일의 고속 디지탈 트렁크로부터 정보를 수신하여 패킷의 수신을 위한 관리 업무를 수행하는데 필요한 초기 정보를 모으는 두 개의 프로토콜 조정기의 동시 사용을 포함하고 있는 구성예와 방법을 제공함으로써 기술상의 진보를 달성할 수있다. 제2프로토콜 조정기는 고정된 시간 분만큼 지연된 패킷에 응답하며 직접 메모리 제어키를 통해서 그 패킷을 가입자 인터페이스 설비로 통신한다.

특히, 새로운 패킷의 개시를 검출할 때, 제1프로토콜 조정키는 차단 신호(interrupt)를 프로세서로 전송한다. 이어서 프로세서는 패킷에 있는 정보에 의해서 지정되는 가입자 인터페이스 회로로 패킷을 통신하기 위해서 직접 메모리 제어기를 설정(set up)한다. 제2프로토콜 조정기가 패킷전체(entire packet)를 수신할때, 제2프로토콜 조정기는 다른 차단 신호를 통해서 프로세서로 신호를 보낸다. 프로세서는 그 밖에 차단신호에 응답해서, 지정된 가입자 인터페이스에게 패킷 전체와 패킷 길이(packet length)의 수신을 통보하는 단계를 포함하고 있는 완전히 수신된 패킷에 대한 관리 업무를 수행한다.

[실시예]

제 1 도는 DAI 장치를 도시하고 있으며, 이 DAI 장치는 고속 디지탈 트렁크(113)로부터의 정보를 통상가입자 인터페이스 장치라고도 부르는 선도 회로 인터페이스(109 내지 110)에 접속되어 있는 복수의 단달기와 송수신한다. 하나의 패킷이 디지탈 트렁크(113)로부터 수신될 때, 디지탈 설비(107)는 종래 기술상 공지되어 있는 기술을 이용하여 디지탈 데이타와 클록을 복구한다. 이어서 트렁크 인터페이스(120)는 그 복구된 패킷에 응답하여 패킷이 어떤 선로 회로 인터페이스로 향하는지를 판정한다. 이러한 판정을 하게 하는 정보는 제 2 도에 도시되어 있는 패킷의 헤더의 링크 논리 번호(logicallink number, LLN)필드 안에 들어 있다. 제 2 도에 도시되어 있는 패킷은 공지의 포맷으로 구성되어 있다.

트렁크 인터페이스(120)는 다음과 같은 기능을 한다. 수신되고 있는 모든 패킷은 DMA 동작을 통해서, 제 2 도에 도시되어 있는 패킷의 LLN 필드에 의해서 지정되는 선로 회로 인터페이스의 이중 포토 메모리(dual port memory)에 기억된다. 새로운 패킷을 수신할 때, 주 프로세서(101)는 LLN 필드에 의해서 지정되는 이중 포트 메모리에 소프트웨어 버퍼를 할당하고, 다중화기(104)를 초기화하며, USART(102)를 설정(set up)한다. 또한, 마이크로 프로세서(101)는 그 패킷이 완전히 수신된 후에 선행 패킷 및 부가의 다른 기능에 의해서 이용되는 소프트웨어 버퍼를 열도록(to close a software buffer) 소정의 관리 업무를 수행해야 한다. 만일 마이크로 프로세서(101)가 현재의 패킷과 선행 패킷간의 시간을 가지고 있을 뿐이라면, 마이크로 프로세서(101)는 패킷들간의 간격에는 불과 한 두개의 플래그 문자가 있었을 때 마이크로 프로세서(101)가 반응하기에는 시간이 부족할 것이다.

마이크로 프로세서(101)가 서로의 간격이 조밀한 패킷들을 조정할 수 있기 위해서 시프트레지스터(103)와 USART(106)가 이용된다. 시프트 레지스터(103)는 유리하게는 128 비트에 대한 패킷 데이터를 지연시킨다. 그 후에 실제로 데이터는 USART(102), 다중화기(104) 및 DMA 제어기(105)를 통해서 이중 포트 메모리에 기억되어야 한다. 마이크로 프로제서(101)는 새로운 패킷의 헤더 정보를 수신할 때 마이크로 프로세서(101)를 차단시키는 USART(106)에 의해서 새로운 패킷의 수신에 관한 즉시 통지 신호(immediate notification)를 수신한다. 마이크로 프로세서(101)가 패킷의 수신에 관해서 통지 받을 때와 패킷이 이중 포트에 기억되어야 할 때 사이의 지연은 마이크로 프로세서(101)가 필수의 관리 업무를 수행할 수 있을 정도로 충분하다.

이제, 트렁크(113)로부터 새로운 패킷을 수신할 때 마이크로 프로세서(101)에 의해서 수행되는 동작에 대해서 상세하게 설명한다. 새로운 패킷이 버스(114)를 통해서 디지탈 설비(107)에서 USART(106) 및 시프트 레지스터(103)로 전송되면, USART(107)는 이 패킷의 헤더에 응답하여 새로운 패킷의 개시를 표시하고 마이크로 프로세서(101)를 차단하게 한다. 후자의 마이크로 프로세서(101)는 처음 두바이트의 헤더인 LLN필드를 USART(106)로부터 판독하도록 응답한다. 이어서 마이크로 프로세서(101)는 LLN 필드의 내용을 질문하고 새로운 패킷을 어느 선로 회로 인터페이스가 수신해야 하는지를 판정한다. 이어서 마이크로 프로세서(101)는 메모리(108)에 기억되어 있는 표(table)를 이용하며 지정된 선로 회로 인터페이스의 이중 포트메모리에서 어느 데이터 버퍼가 이용되어야 하는지를 판정한다. 더욱이, 주 프로세서(101)는 새로운 데이타버퍼에 접근(access)할 수 있는 정보를 가지는 DMA 채널을 설정한다. 선행 패킷은 아직도 USART(102)에 의해서 수신되고 있고 DMA 제어기(105)에서 이며 설정된 다른 데이터 채널을 사용하고 있다. USART(102)가 시프트 레지스터(103)를 통해서 선행 패킷을 완전히 수신하면, 주 프로세서(101)는 제어 버스(112)를 통해 다중화기(104)를 제어해서 USART(102)의 출력을 선택하여, 새로운 패킷에 대해 설정된 DMA 채널이 어느 버스에 상응하는가에 따라서 버스(116)이나 버스(117)를 통해서 DMA 제어기(105)와 통신한다. 제어 버스(112)는 어드레스, 데이타 및 제어 정보를 통신한다. 주 프로세서(101)는 동작되려고 한 데이타버퍼의 제어 버스(112)를 통해서 지정된 회로 인터페이스의 마이크로 프로세서에게 이미 통지하였다. DMA 제어기(105)의 데이터 채널이 새로운 패킷을 처리하기 시작한 후, 마이크로 프로세서(101)는 선행패킷에 의해서 사용되어 왔던 선행 데이타 채널을 구동시키고 필요한 관리 기능을 수행해서 그 DMA 채널에 관련된 데이터 버퍼를 닫는다.

제 3 도는 USART(106)가 새로운 패킷을 수신할 때 마이크로 프로세서(101)에 의해서 수행되는 동작을 도시하는 흐름도를 도시하고 있다. 새로운 패킷을 수신하면, USART(106)는 제어 버스(112)를 통해서 마이크로 프로세서(101)를 차단시킨다. 이 차단에 응답하여 마이크로 프로세서(101)는 제 3 도의 프로그램을 실행한다. 블록(302)에서 마이크로 프로세서는 USART(106)로부터 새로운 패킷의 LLN 필드를 판독한다. LLN 필드의 내용을 기초로 하여, 마이크로 프로세서는 선회 회로 인터페이스(109 내지 110)과 같은 수신지선로 회로 인터페이스를 인식할 수 있도록 메모리(108)안에 기억되어 있는 변환표(translation table)에 색인을 붙인다. 선로 회로 인터페이스를 인식한 후, 마이크로 프로세서(101)는 블록(304)을 실행하고 제어버스(113)를 통해서 수신지 선로 회로 인터페이스의 새로운 포트 메모리로부터 빈 메모리 버퍼를 얻었다. 빈 메모리 버퍼를 얻음에 있어서, 마이크로 프로세서(101)는 또한 필요한 관리 동작을 수행해서 선로 회로인터페이스의 마이크로 프로세서에게 메모리 버퍼가 얻어졌고 새로운 패킷이 그 메모리 버퍼로 찾아가려고 하고 있음을 통보한다.

다음에 마이크로 프로세서(101)는 블록(305)을 실행한다. 메모리(108)안의 내부 제어 메모리 장소에 질문을 함으로써, 마이크로 프로세서(101)는 DMA 제어기(105)의 두 DMA 채널중 어느 채널이 작동 중인지 또는 최종 작동했었는지를 판정한다. 이 판정을 수행한 후, 마이크로 프로세서(101)는 블록(306)을 실행한다. 블록(306) 수행의 결과, 마이크로 프로세서(101)는 최종 작동의 DMA 채널을 설정(ser up)해서 새로운 패킷으로부터의 데이터를 지정된 선로 회로 인터페이스의 새로운 포트 메모리 안에 이미 얻어진 빈 메모리 버퍼로 전송된다.

DMA 채널을 설정한 후, 마이크로 프로세서(101)는 블록(307)을 실행하여 이 채널을 동작시켜서, USART(102)에 의해서 행해진 요구 신호(requests)에 따라서 데이터를 전송한다. 이 요구는 후자의 USART가 새로운 패킷을 수신할 때 USART(102)에 의해서 행해진다. 최종적으로, 마이크로 프로세서(101)는 차단 신호(interrupt)로부터 복귀를 수행하는 블록(308)을 실행한다.

제 4 도는 USART(102)로부터 차단 신호를 수신할 때 마이크로 프로세서(101)에 의해서 수행되는 동작을 설명하는 흐름도를 도시하고 있으며, 이 동작은 후자의 USART가 패킷의 종료를 현재 수신하고 있음을 나타내고 있다. 먼저, 마이크로 프로세서(101)는 블록(402)을 실행한다. 블록(402)의 실행 결과, 다중화기(104)는 데이터를 선행 패킷에 사용되는 채널보다는 오히려 DMA 제어기(105)의 다른 DMA 채널로 전송한다. DMA 채널을 전환하는 이유는 새로운 패킷의 수신에 대해서 제 3 도의 블록(306 및 307)에 의해 선택되고 작동되어 온 DMA 채널을 이용할 수 있기 때문이다.

다음에 마이크로 프로세서(101)는 블록(403)을 실행한다. 만일 새로운 패킷을 전송할 때 오류(error)가 발생하면, 판정볼록(404)에서는 경로(406)를 통해서 제어신호(control)를 블록(407)으로 전송한다. 마이크로 프로세서(101)가 블록(407)을 실행할 때, 오류 복구 처리가 공지의 오류 복구 동작을 수행하기 시작한다. 만일 선행 패킷에 대해서 오류가 검출되지 않았다면, 판정 블록(404)은 경로(405)를 통해서 제어 신호를 블록(408)으로 전송한다.

블록(408)을 실행함으로써, 마이크로 프로세서(101)는 USART(102)의 상태와 선행 패킷의 길이를 얻는다. 이어서, 마이크로 프로세서(101)는 선행 패킷의 수신지 선로 회로의 마이크로 프로세서에게 메모리 버퍼가 가득 차 있음과 선행 패킷의 길이를 통보한다. 끝으로, 마이크로 프로세서(101)는 블록(410)을 실행하여 차단 신호로부터 복귀하게 한다.

이제까지 본 발명의 특정 실시예에 대해서 설명하였지만, 첨부된 특허 청구의 범위의 영역 안에서 구조세부의 다양한 변형이 가능하고 예상된다. 요약서나 본원에서 제시된 것과 똑같은 공개 자료에 포함되어 있는 것에 한정하고저 하는 의도는 없다. 전술의 장치는 본 발명의 원리의 응용예에 관한 예시에 불과하다. 통상, 본 발명의 사상과 범위를 벗어나지 않고서도 당해 기술 분야의 숙련자들에게는 다른 장치들이 고안될 수 있다.

Claims

고속 디지탈 트렁크(113)로부터 복수의 패킷을 수신하는 디지탈 트렁크 인터페이스(120,109)에 있어서, 상기 패킷들중 한 패킷의 개시에 응답하여 상기 패킷들중 상기 한 패킷의 부분 집합(subser)을 기억하는 제1프로토콜 조정기(106)와, 상기 트렁크로부터 수신된 상기 패킷들중 상기 한 패킷의 상기 개시에 더 응답하여 초기화 신호(initialization signal)를 전송하는 상기 제1프로트콜 조정기와, 상기 트렁크로부터 수신된 상기 패킷들중 상기 한 패킷을 지연시키는 지연 회로(103)와, 상기 패킷들중 상기 지연된 패킷에 응답하여 상기 패킷들중 상기 지연된 한 패킷을 처리하는 제2프로토콜 조정기(102) 및, 상기 초기화 신호화 상기 기억된 부분 집합에 응답하여 상기 제2프로토콜 조정기로부터의 상기 패킷들중 상기 지연된 패킷의 통신을 제어하는 제어기(101,104,105,108)를 구비하는 것을 특징으로 하는 디지탈 트렁크 인터페이스.
제 1 항에 있어서, 메모리 제어기(104)를 구비하는 상기 제어기와 메모리(109)를 더 구비하며, 상기 제2프로토콜 조정기로부터의 상기 패킷들중 상기 지연된 패킷을 상기 메모리로 직접 기억시키는 것을 특징으로 하는 디지탈 트렁크 인터페이스.
제 2 항에 있어서, 상기 메모리 제어기는 복수의 채널을 구비하고 있으며, 상기 복수의 채널은 각각 상기 제2프로토콜 조정기 수단으로부터 데이터를 자율적으로 기억하는 기능(the capability for autonomously storing data)을 가지고 있고, 상기 제어기는 상기 초기화 신호의 수신시 장기 자율채널들중 하나의 채널을 초기화하는 프로세서(101)를 더 구비하며, 다중화기(104)는 상기 제2프로트콜 조정기로부터 상기 패킷들중 상기 지연된 패킷의 수신에 응답하여 상기 패킷들중 상기 지연된 패킷을 상기 초기화된 자율 채널수단으로 전송하는 것을 특징으로 하는 디지탈 트렁크 인터페이스.
제1 및 제2프로트콜 조정기와 지연 회로 및 제어기를 구비하는 장치에 의해서 고속 디지탈 트렁크로부터 복수의 패킷을 수신하는 방법에 있어서, 상기 패킷들중 상기 한 패킷의 개시에 응답하여 상기 제1프로토콜 조정기에 의해서 상기 패킷들중 한 패킷의 부분집합을 기억하는 단계와, 상기 제1프로트콜 조정기에 의해서 상기 패킷들중 상기 한 패킷의 개시에 더 응답하여 초기화 신호를 전송하는 단계와, 소정의 시간분 동안 상기 패킷들중 상기 한 패킷을 상기 트렁크에서 상기 제2프로토콜 조정기로 통신하는 것을 지연시키는 단계와, 상기 제2프로토콜 조정기에 의해서 패킷들중 지연된 패킷을 처리하는 단계 및, 상기 초기화 신호와 상기 기억된 부분 집합에 응답하여 상기 제어기에 의해서 상기 패킷들중 상기 지연된 패킷을 상기 제2프로토콜 조정기로부터 통신 받는 것을 제어하는 단계를 구비하는 것을 특징으로 하는 복수의 패킷 수신 방법.
제 4 항에 있어서, 상기 디지탈트렁크 인타페이스는 메모리를 더 구비하고, 상기 제어 단계는 상기 패킷들중 상기 지연된 패킷을 상기 제2프로토콜 조정기에서 상기 메모리로 직접 기억시키는 단계를 구비하는 것을 특징으로 하는 복수의 패킷 수신 방법.
제 5 항에 있어서, 상기 메모리 제어기는 복수의 채널을 더 구비하고 있으며, 상기 복수의 채널을 각각 상기 제2프로트콜 조정기 수단으로부터 데이터를 자율적으로 기억하는 기능(the capability forautonomously storing data)을 가지고 있고, 상기 기억 단계는, 상기 초기화 신호의 수신시 상기 자율 채널들중 한 채널을 초기화하는 단계 및, 상기 제2프로토콜 조정기에 의해서 상기 패킷들중 상기 지연된 패킷의 수신시 상기 패킷들중 상기 지연된 패킷을 상기 초기화된 자율 채널로 전송하는 단계를 구비하는 것을 특징으로 하는 복수의 패킷 수신 방법.