JPS62144353A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62144353A JPS62144353A JP60285164A JP28516485A JPS62144353A JP S62144353 A JPS62144353 A JP S62144353A JP 60285164 A JP60285164 A JP 60285164A JP 28516485 A JP28516485 A JP 28516485A JP S62144353 A JPS62144353 A JP S62144353A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷の有無を記憶情報とする半導体記憶装置に
関するものである。
関するものである。
従来のこの種の半導体記憶装置の例として、１６に、６
４にダイナミックＲＡＭのメモリセルの構成を第７図に
示す。第７図において、１はＰ−型の導電性をもつ半導
体基板＞２および３は第１層および第２層のゲート電極
、４はゲート絶縁膜、５は層間絶縁膜、６は電荷蓄積領
域としてのＮ゛領域７はビット線としてのＮ″領域８は
素子間分離のための素子間分離絶縁膜、９は同様に素子
間分離のためのＰ″領域あり、第１層のゲート電極２は
電源端子Ｔ１に接続され、第２層のゲート３はワード線
接続用接続端子Ｔ２に接続されていて、各Ｎ’？ｉｉ域
６．７と半導体基板１との間にはそれぞれ空乏層１０．
１１が形成されている。
４にダイナミックＲＡＭのメモリセルの構成を第７図に
示す。第７図において、１はＰ−型の導電性をもつ半導
体基板＞２および３は第１層および第２層のゲート電極
、４はゲート絶縁膜、５は層間絶縁膜、６は電荷蓄積領
域としてのＮ゛領域７はビット線としてのＮ″領域８は
素子間分離のための素子間分離絶縁膜、９は同様に素子
間分離のためのＰ″領域あり、第１層のゲート電極２は
電源端子Ｔ１に接続され、第２層のゲート３はワード線
接続用接続端子Ｔ２に接続されていて、各Ｎ’？ｉｉ域
６．７と半導体基板１との間にはそれぞれ空乏層１０．
１１が形成されている。
第７図においては配線部分および保護膜を省略した。ま
た説明を簡略化するため、領域６をＮ゛拡散領域とした
が、ゲート電極２に正電位を与えることにより、ゲート
絶縁膜４を介して半導体表面の領域６相当部分にＮ゛の
反転層を誘起させて電荷を蓄積するようにしてもよい。
た説明を簡略化するため、領域６をＮ゛拡散領域とした
が、ゲート電極２に正電位を与えることにより、ゲート
絶縁膜４を介して半導体表面の領域６相当部分にＮ゛の
反転層を誘起させて電荷を蓄積するようにしてもよい。
このような従来構成にあって、メモリセルの電荷蓄積領
域としてのＮ″領域６に電子が蓄積されている状態を「
０」、蓄積されていない状態を「１」とする。そしてビ
ット線としてのＮ ４ ｂｆｊ域７の電位は、図示を省
略したセンスアンプの働きによって、予めある中間電位
に保持されている。
域としてのＮ″領域６に電子が蓄積されている状態を「
０」、蓄積されていない状態を「１」とする。そしてビ
ット線としてのＮ ４ ｂｆｊ域７の電位は、図示を省
略したセンスアンプの働きによって、予めある中間電位
に保持されている。
ここで、ワード線の電位があがり、このワード線に接続
されているトランスファゲートとしてのゲート電極３の
電位がしきい値電圧よりも高くなると、ゲート電極３の
直下にＮ４反転層のチャネルが形成されて両Ｎ ” ｊ
ｆｉ域６．７間が導通となる。
されているトランスファゲートとしてのゲート電極３の
電位がしきい値電圧よりも高くなると、ゲート電極３の
直下にＮ４反転層のチャネルが形成されて両Ｎ ” ｊ
ｆｉ域６．７間が導通となる。
今、メモリセルの記憶情報が「０」すなわちＮ゛領域６
に電子が蓄積されている状態の場合、Ｎ゛領域６とビッ
ト線としてのＮ″領域７とが導通ずることによって、そ
れまで中間電位に保持されていたＮ ’ ８Ｕ域７の電
位が下がることになる。また反対にメモリセルの記憶情
報が「１」すなわちＮ″領域６に電子が蓄積されていな
い状態の場合、この導通によって、中間電位にあったＮ
″領域７の電位が上がることになる。そしてこのビット
ｂｉの電位の変化をセンスアンプにより感知・増幅して
取り出すと共に、同じ記憶情報をリフレッシュして同一
サイクル内に再度メモリセルに書き込むようにしている
。
に電子が蓄積されている状態の場合、Ｎ゛領域６とビッ
ト線としてのＮ″領域７とが導通ずることによって、そ
れまで中間電位に保持されていたＮ ’ ８Ｕ域７の電
位が下がることになる。また反対にメモリセルの記憶情
報が「１」すなわちＮ″領域６に電子が蓄積されていな
い状態の場合、この導通によって、中間電位にあったＮ
″領域７の電位が上がることになる。そしてこのビット
ｂｉの電位の変化をセンスアンプにより感知・増幅して
取り出すと共に、同じ記憶情報をリフレッシュして同一
サイクル内に再度メモリセルに書き込むようにしている
。
従来のメモリセルはこのように動作するが、電荷蓄積領
域６ならびにビット線７がＮ″領域るいはＮ４反転層で
形成されているために、α線などの放射線がメモリチッ
プ内に入射して生成される電子・正孔対の内の電子がこ
れらの電荷蓄積領域６やビット線７に収集されて、本来
の記憶情報を反転させることで、誤動作（以下「ソフト
エラー」と呼ぶ）を発生するという欠点があった。
域６ならびにビット線７がＮ″領域るいはＮ４反転層で
形成されているために、α線などの放射線がメモリチッ
プ内に入射して生成される電子・正孔対の内の電子がこ
れらの電荷蓄積領域６やビット線７に収集されて、本来
の記憶情報を反転させることで、誤動作（以下「ソフト
エラー」と呼ぶ）を発生するという欠点があった。
また上記欠点を解消するために、第８図にみられる通り
、電荷蓄積領域としてのＮ″領域６の周囲にＰ型頭域１
２を形成しメモリセル容量を増加させ、α線などの放射
線で生成される電子が電荷蓄積領域６に収集されても誤
動作しないように、臨界電荷量を大きくしてソフトエラ
ーを防止する手段がある。しかしこの手段の場合、ビッ
ト線としてのＮ （−６ｉ域７は電子の吸収に対して保
護されておらず、また付加的にＮ″領域７の周囲にＰ壁
領域を設けると、せいぜい２〜３μｍといった狭い間隔
内にＰ壁領域が対向されることになって、寄生ＰＮＰ
ｌ−ランジスタ動作を生じ、トランスファ・ゲートを安
定に動作させることが困難となる。
、電荷蓄積領域としてのＮ″領域６の周囲にＰ型頭域１
２を形成しメモリセル容量を増加させ、α線などの放射
線で生成される電子が電荷蓄積領域６に収集されても誤
動作しないように、臨界電荷量を大きくしてソフトエラ
ーを防止する手段がある。しかしこの手段の場合、ビッ
ト線としてのＮ （−６ｉ域７は電子の吸収に対して保
護されておらず、また付加的にＮ″領域７の周囲にＰ壁
領域を設けると、せいぜい２〜３μｍといった狭い間隔
内にＰ壁領域が対向されることになって、寄生ＰＮＰ
ｌ−ランジスタ動作を生じ、トランスファ・ゲートを安
定に動作させることが困難となる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、微細化構造にあってもトランジ
スタ特性を損なわず、単純な構造でα線などの放射線に
よるソフトエラーを除去できる半導体記憶装置を得るこ
とにある。
の目的とするところは、微細化構造にあってもトランジ
スタ特性を損なわず、単純な構造でα線などの放射線に
よるソフトエラーを除去できる半導体記憶装置を得るこ
とにある。
このような欠点を除去するために本発明は、第１導電型
の半導体基板上に電荷蓄積領域としての第２導電型の領
域とビット線としての第２導電型の領域と、第１層、第
２層のゲート電極とを形成した半導体記憶装置において
、第２導電型の各領域を取り囲むようにして半導体基板
の濃度よりも高濃度の第１導電型の高濃度領域を形成し
、第２層のゲート電極に対向する半導体基板表面に第２
導電型の不純物を低濃度に導入して高濃度領域の表面濃
度を実効的に低下させた低濃度領域を形成したものであ
る。
の半導体基板上に電荷蓄積領域としての第２導電型の領
域とビット線としての第２導電型の領域と、第１層、第
２層のゲート電極とを形成した半導体記憶装置において
、第２導電型の各領域を取り囲むようにして半導体基板
の濃度よりも高濃度の第１導電型の高濃度領域を形成し
、第２層のゲート電極に対向する半導体基板表面に第２
導電型の不純物を低濃度に導入して高濃度領域の表面濃
度を実効的に低下させた低濃度領域を形成したものであ
る。
本発明においては、α線などの放射線の入射によって生
じる誤動作が防止され、トランジスタは安定に動作する
。
じる誤動作が防止され、トランジスタは安定に動作する
。
本発明に係わる半導体記憶装置の一実施例を第１図に示
す。第１図において第７図、第８図と同一部分又は相当
部分には同一符号が付しである。
す。第１図において第７図、第８図と同一部分又は相当
部分には同一符号が付しである。
本実施例では、電荷蓄積領域としてのＮ′領域６および
ビット線としてのＮ″領域７を共通に取り囲むようにし
て、半導体基板１の濃度よりも高濃度のＰ ４ ｊｌｉ
域１３を注入、拡散形成したものである。
ビット線としてのＮ″領域７を共通に取り囲むようにし
て、半導体基板１の濃度よりも高濃度のＰ ４ ｊｌｉ
域１３を注入、拡散形成したものである。
本実施例の形成手段としては、Ｐ−型の半導体基板１に
Ｐ゛不純物を選択的に注入、拡散して、反転・寄生防止
のためのＰ″領域９を、また同時に素子間分離絶縁膜８
をそれぞれ形成した後、動作領域としてのＰ″領域１３
を素子間絶縁膜８をマスクとしたＰ゛不純物の注入、拡
散により形成する。このあと、Ｐ″領域１３の表面濃度
を下げるため、たとえばリンのようなＮ型不純物を低濃
度にイオン注入する。その後は通常の形成手順でＮ″領
域６．ゲート電極２．Ｎ″領域７．ゲート電極３などを
形成させるが、これによって両Ｎ゛領域６．７はＰ′″
領域１３によって取り囲まれることになる。
Ｐ゛不純物を選択的に注入、拡散して、反転・寄生防止
のためのＰ″領域９を、また同時に素子間分離絶縁膜８
をそれぞれ形成した後、動作領域としてのＰ″領域１３
を素子間絶縁膜８をマスクとしたＰ゛不純物の注入、拡
散により形成する。このあと、Ｐ″領域１３の表面濃度
を下げるため、たとえばリンのようなＮ型不純物を低濃
度にイオン注入する。その後は通常の形成手順でＮ″領
域６．ゲート電極２．Ｎ″領域７．ゲート電極３などを
形成させるが、これによって両Ｎ゛領域６．７はＰ′″
領域１３によって取り囲まれることになる。
また、ここでの実施例でのトランスファ・ゲートは半導
体基板１よりも高濃度のＰ″領域１３内に形成される。
体基板１よりも高濃度のＰ″領域１３内に形成される。
そして、通常、トランスファ・ゲートのしきい値電圧は
、装置の安定動作を考慮して、周辺トランジスタのしき
い値電圧よりも高く設定しているが、Ｐ′領域１３の濃
度できまるしきい値電圧で高すぎるため、Ｎ型不純物の
低濃度イオン注入によって低濃度領域１４を形成し、ト
ランスファ・ゲートのしきい値電圧を制御している。
、装置の安定動作を考慮して、周辺トランジスタのしき
い値電圧よりも高く設定しているが、Ｐ′領域１３の濃
度できまるしきい値電圧で高すぎるため、Ｎ型不純物の
低濃度イオン注入によって低濃度領域１４を形成し、ト
ランスファ・ゲートのしきい値電圧を制御している。
前記したソフトエラーは、チップ内にα線などの放射線
が入射したときに生成される電子・正孔対の内の電子が
電荷蓄積領域やビット線としてのＮ″領域６，７に収集
されて引き起こされる。すなわち、チップ内に入射した
α線はエネルギーを失って停止するまでに、その飛程に
沿って多数の電子・正孔対を生成し、空乏層１０．１１
内で生成された電子・正孔対は、空乏層内部の電場によ
り直ちに分離され、電子はＮ″領域６．７に収集され、
正孔は半導体基板１を通って流れ落ちる。
が入射したときに生成される電子・正孔対の内の電子が
電荷蓄積領域やビット線としてのＮ″領域６，７に収集
されて引き起こされる。すなわち、チップ内に入射した
α線はエネルギーを失って停止するまでに、その飛程に
沿って多数の電子・正孔対を生成し、空乏層１０．１１
内で生成された電子・正孔対は、空乏層内部の電場によ
り直ちに分離され、電子はＮ″領域６．７に収集され、
正孔は半導体基板１を通って流れ落ちる。
またＮ″領域６，７の内部で生成された電子・正孔対は
再結合するために電子の増減には全く寄与せず、半導体
基板１の内部で生成された電子・正孔対は、拡散によっ
て空乏層１０．１１に達した電子のみがＮ ＋ｂＪＪ域
６，７に収集されてソフトエラーを引き起こし、他のも
のは半導体基板１内で再結合されることになる。
再結合するために電子の増減には全く寄与せず、半導体
基板１の内部で生成された電子・正孔対は、拡散によっ
て空乏層１０．１１に達した電子のみがＮ ＋ｂＪＪ域
６，７に収集されてソフトエラーを引き起こし、他のも
のは半導体基板１内で再結合されることになる。
従って、この実施例においては、Ｎ″領域６゜７のそれ
ぞれを半導体基板１よりも高濃度のＰ゛領域１３で取り
囲むことによって、次に示すような特徴を生じる。
ぞれを半導体基板１よりも高濃度のＰ゛領域１３で取り
囲むことによって、次に示すような特徴を生じる。
■ Ｎ″領域６．７とＰ＋領域１３の界面に形成される
空乏層１０．１１の幅が狭くなってＮ″領域６．７の容
量が大きくなる。
空乏層１０．１１の幅が狭くなってＮ″領域６．７の容
量が大きくなる。
■ Ｎ″領域６．７の一部がＰ″領域１３内に形成され
ることにより、半導体基板１から拡散してきた電子はＰ
″領域１３内で寿命が短くなり、Ｎ″領域６．７に達し
にくくなる。
ることにより、半導体基板１から拡散してきた電子はＰ
″領域１３内で寿命が短くなり、Ｎ″領域６．７に達し
にくくなる。
■ 半導体基板１とＰ″領域１３との界面に電子に対す
るポテンシャルバリアが形成されるために、半導体基板
１から拡散されてくる電子のうちのエネルギーの小さな
ものの通過を許さない。
るポテンシャルバリアが形成されるために、半導体基板
１から拡散されてくる電子のうちのエネルギーの小さな
ものの通過を許さない。
そして■記載の点により、Ｎ″領域６．７に蓄、積され
るｒｏｊ、ｒｌＪに対応する電子数の差が大きくなり、
α線などの入射によって生成される電子に対して余裕を
もたせることができる。また■および■記載の点により
、Ｎ＋領域６．７に拡散して（る電子を防ぐことができ
て、ソフトエラーの発生を除去し得る。
るｒｏｊ、ｒｌＪに対応する電子数の差が大きくなり、
α線などの入射によって生成される電子に対して余裕を
もたせることができる。また■および■記載の点により
、Ｎ＋領域６．７に拡散して（る電子を防ぐことができ
て、ソフトエラーの発生を除去し得る。
第２図の特性曲線２０でＰ″領域１３の不純物濃度とソ
フトエラー発生率との関係を示す。同図に示すように、
Ｐ＋不純物濃度を高くしていくと、ソフトエラー発生率
は顕著に減少する。例えば不純物濃度を１０”／ｃｍ”
程度にすれば、ソフトエラーの発生率は、１０”／ｃ＋
＋＋’の場合に比して、約１０−４に低下する。しかし
ながら、第２図の特性曲線２１に示すように、トランス
ファ・ゲートの閾値電圧は著しく高くなり、次式で表わ
される書込み電荷の量Ｑｓが小さくなって、メモリ動作
が不安定になる。このため、Ｐ“領域１３の表面にＮ型
不純物を薄くイオン注入してＰ゛型のキャリア濃度を例
えば５Ｘ１０”〜５Ｘ１０′６／印３に実効的に下げる
ことにより、第３図の特性曲線２２に示すように閾値電
圧■アを下げ、０．５〜１．５■の適正な値に調整する
ことが可能となる。このようにして、ソフトエラーの発
生率を抑制し、かつ適正な閾値電圧となるＰ″領域１３
を形成し得る。
フトエラー発生率との関係を示す。同図に示すように、
Ｐ＋不純物濃度を高くしていくと、ソフトエラー発生率
は顕著に減少する。例えば不純物濃度を１０”／ｃｍ”
程度にすれば、ソフトエラーの発生率は、１０”／ｃ＋
＋＋’の場合に比して、約１０−４に低下する。しかし
ながら、第２図の特性曲線２１に示すように、トランス
ファ・ゲートの閾値電圧は著しく高くなり、次式で表わ
される書込み電荷の量Ｑｓが小さくなって、メモリ動作
が不安定になる。このため、Ｐ“領域１３の表面にＮ型
不純物を薄くイオン注入してＰ゛型のキャリア濃度を例
えば５Ｘ１０”〜５Ｘ１０′６／印３に実効的に下げる
ことにより、第３図の特性曲線２２に示すように閾値電
圧■アを下げ、０．５〜１．５■の適正な値に調整する
ことが可能となる。このようにして、ソフトエラーの発
生率を抑制し、かつ適正な閾値電圧となるＰ″領域１３
を形成し得る。
また本実施例で示されるように、ビット線としてのＮ″
領域７は、Ｐ″領域１３と接しているので、接合の空乏
層容量が増加し、ビット線の浮遊容量Ｃ１１が大きくな
る。センスアンプで検出される信号電圧は、 Ｖ”’ （Ｖｌｌ ＶＴ）／ （１＋ＣＢ／Ｃ５）で
与えられるので、Ｃ３が大きくなると信号電圧が小さく
なり、記憶装置としての動作が不安定になる。このため
、Ｃ８が大きくなるのを抑制する必要があり、ビット線
の浮遊容量を低減するため、ピント線の下の眉間絶縁膜
（図示せず）やビット線の保護膜（図示せず）を誘電率
の低い膜、例えば酸化シリコン膜やリンガラス膜にする
ことが、本実施例では特に好ましい。
領域７は、Ｐ″領域１３と接しているので、接合の空乏
層容量が増加し、ビット線の浮遊容量Ｃ１１が大きくな
る。センスアンプで検出される信号電圧は、 Ｖ”’ （Ｖｌｌ ＶＴ）／ （１＋ＣＢ／Ｃ５）で
与えられるので、Ｃ３が大きくなると信号電圧が小さく
なり、記憶装置としての動作が不安定になる。このため
、Ｃ８が大きくなるのを抑制する必要があり、ビット線
の浮遊容量を低減するため、ピント線の下の眉間絶縁膜
（図示せず）やビット線の保護膜（図示せず）を誘電率
の低い膜、例えば酸化シリコン膜やリンガラス膜にする
ことが、本実施例では特に好ましい。
なお本実施例は、ビット線としてのＮ″領域６．７を取
り囲むようにＰ″領域１３を形成する例を示したが、セ
ンスアンプのＮ″領域および周辺回路のＮ″領域につい
ても同様に適用できる。また本実施例はダイナミック型
に適用した場合であるが、スタティック型についても同
様に適用可能なほか、ＮチャネルがＰチャネルの場合に
も適用でき、ＭＯＳデバイス、バイポーラデバイス共に
適用できるものである。
り囲むようにＰ″領域１３を形成する例を示したが、セ
ンスアンプのＮ″領域および周辺回路のＮ″領域につい
ても同様に適用できる。また本実施例はダイナミック型
に適用した場合であるが、スタティック型についても同
様に適用可能なほか、ＮチャネルがＰチャネルの場合に
も適用でき、ＭＯＳデバイス、バイポーラデバイス共に
適用できるものである。
本発明を適用して製造されたメモリセルをパッケージに
収納した例を第４図〜第６図に示す。各々の図における
パッケージ構成材料は従来から知られているものであり
、α粒子の放出率が低い材料である必要はなく、チップ
表面のα粒子防止膜も不要となる。
収納した例を第４図〜第６図に示す。各々の図における
パッケージ構成材料は従来から知られているものであり
、α粒子の放出率が低い材料である必要はなく、チップ
表面のα粒子防止膜も不要となる。
第４図はセラミックパッケージに収納した場合、第５図
は樹脂モールドパッケージに収納した場合、第６図はフ
リップチップ方式で収納した場合である。第４図〜第６
図において、３１はメモリチップ、３２はポンディング
ワイヤ、３３は外部リード、３４はセラミック基体、３
５は蓋、３６はフレーム、３７は樹脂である。ここには
図示していないが、本発明を適用することにより、ＳＯ
Ｊ。
は樹脂モールドパッケージに収納した場合、第６図はフ
リップチップ方式で収納した場合である。第４図〜第６
図において、３１はメモリチップ、３２はポンディング
ワイヤ、３３は外部リード、３４はセラミック基体、３
５は蓋、３６はフレーム、３７は樹脂である。ここには
図示していないが、本発明を適用することにより、ＳＯ
Ｊ。
ＺＩＰ、モジュール型のパッケージに収納した場合にも
、チップ表面のα粒子防止膜および特別なパッケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。
、チップ表面のα粒子防止膜および特別なパッケージ材
料を用いる必要もなくなり、同様に製造工程の減少およ
び製造工程コストの低減をはかることが可能となる。
以上説明したように本発明は、第１導電型の半導体基板
上に電荷蓄積領域としての第２導電型の領域とビット線
としての第２導電型の領域と、第１層および第２層のゲ
ート電極とを形成した半導体記憶装置において、第２導
電型の各領域を取り囲むようにして半導体基板の濃度よ
りも高濃度の第１導電型の高濃度領域を形成したことに
より、第２導電型の各領域の容量が大きくなり、半導体
基板から拡散してきた電子は高濃度領域で寿命が短くな
り、半導体基板と高濃度領域との界面に電子に対するポ
テンシャルバリアが形成されて半導体基板からのエネル
ギーの小さな電子の通過が防止されるので、α線などの
入射によって生成される電子に対して余裕をもち、第２
導電型の各領域に拡散してくる電子を防ぎ、α線などの
放射線の入射によって生ずる誤動作を防止する半導体記
憶装置を得ることができる効果がある。
上に電荷蓄積領域としての第２導電型の領域とビット線
としての第２導電型の領域と、第１層および第２層のゲ
ート電極とを形成した半導体記憶装置において、第２導
電型の各領域を取り囲むようにして半導体基板の濃度よ
りも高濃度の第１導電型の高濃度領域を形成したことに
より、第２導電型の各領域の容量が大きくなり、半導体
基板から拡散してきた電子は高濃度領域で寿命が短くな
り、半導体基板と高濃度領域との界面に電子に対するポ
テンシャルバリアが形成されて半導体基板からのエネル
ギーの小さな電子の通過が防止されるので、α線などの
入射によって生成される電子に対して余裕をもち、第２
導電型の各領域に拡散してくる電子を防ぎ、α線などの
放射線の入射によって生ずる誤動作を防止する半導体記
憶装置を得ることができる効果がある。
また、第２層のゲート電橋に対向する半導体基板表面に
第２導電型の不純物を低濃度に導入し７て高濃度領域の
表面濃度を実効的に低下させた低濃度領域を形成したこ
とにより、トランスファ・ゲートの閾値電圧を適正な値
に設定することができるので、安定なメモリ動作を得る
ことができる効果がある。
第２導電型の不純物を低濃度に導入し７て高濃度領域の
表面濃度を実効的に低下させた低濃度領域を形成したこ
とにより、トランスファ・ゲートの閾値電圧を適正な値
に設定することができるので、安定なメモリ動作を得る
ことができる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す断面図、第２図および第３図は本装置の特性を示すグ
ラフ、第４図〜第６図は本発明を適用して製造されたメ
モリセルをパッケージに収納した例を示す構成図、第７
図および第８図は従来の半導体記憶装置を示す断面図で
ある。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート絶縁膜、５・・・・層間絶縁膜、６．７
・・・・Ｎ″領域８・・・・素子量分ｗＬ絶縁膜、９，
１３・・・・Ｐ″領域１０．１１・・・・空乏層、１４
・・・・低濃度領域、ＴＩ・・・・電ａ端子、Ｔ２・・
・・接続端子。
す断面図、第２図および第３図は本装置の特性を示すグ
ラフ、第４図〜第６図は本発明を適用して製造されたメ
モリセルをパッケージに収納した例を示す構成図、第７
図および第８図は従来の半導体記憶装置を示す断面図で
ある。 １・・・・半導体基板、２．３・・・・ゲート電極、４
・・・・ゲート絶縁膜、５・・・・層間絶縁膜、６．７
・・・・Ｎ″領域８・・・・素子量分ｗＬ絶縁膜、９，
１３・・・・Ｐ″領域１０．１１・・・・空乏層、１４
・・・・低濃度領域、ＴＩ・・・・電ａ端子、Ｔ２・・
・・接続端子。
Claims (2)
- （１）第１導電型の半導体基板上に電荷蓄積領域として
の第２導電型の領域とビット線としての第２導電型の領
域と、第１層、第２層のゲート電極とを形成した半導体
記憶装置において、前記第２導電型の各領域を取り囲む
ようにして前記半導体基板の濃度よりも高濃度の第１導
電型の高濃度領域を形成し、前記第２層のゲート電極に
対向する半導体基板表面に第２導電型の不純物を低濃度
に導入して前記高濃度領域の表面濃度を実効的に低下さ
せた低濃度領域を形成したことを特徴とする半導体記憶
装置。 - （２）高濃度領域の濃度を半導体基板の濃度よりも１桁
以上高濃度とし低濃度領域の濃度を５×１０＾１＾５〜
５×１０＾１＾６／ｃｍ＾３とし、第２層のゲート電極
を有するＭＯＳトランジスタの閾値電圧が０．５〜１．
５Ｖの範囲内になるようにしたことを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285164A JPS62144353A (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置 |
| KR1019860008097A KR900002915B1 (ko) | 1985-12-18 | 1986-09-26 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285164A JPS62144353A (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62144353A true JPS62144353A (ja) | 1987-06-27 |
Family
ID=17687917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285164A Pending JPS62144353A (ja) | 1985-12-18 | 1985-12-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS62144353A (ja) |
| KR (1) | KR900002915B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1985
- 1985-12-18 JP JP60285164A patent/JPS62144353A/ja active Pending
-
1986
- 1986-09-26 KR KR1019860008097A patent/KR900002915B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR870006654A (ko) | 1987-07-13 |
| KR900002915B1 (ko) | 1990-05-03 |
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