JPS62137799A - 内容アドレス可能メモリの方法とシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は一般にデジタルメモリ、より詳細には連想あ
るいは内容アドレス可能メモリに関するものである。

［従来の技術］ 読み／書きデジタルメモリの最も一般的な形式は、ラン
ダムアクセスメモリ（ＲＡＭ）である。

ＲＡＭはアドレスバスと制御バスに応答し、一般に双方
向データバスを有している。アドレスは中央処理装置（
ＣＰＵ）、ダイレクトメモリアクセス（ＤＭＡ）装置ま
たは他のアドレス指定装置によって、アドレスバスに与
えられる。アドレスバスに与えられたアドレスは、ＲＡ
Ｍ内の独特の記憶場所を特定する。記憶場所は単一のビ
ットあるいはメモリのワードとして配置された多数の関
連ビットであり得る。コントロールバスはアドレスバス
」二のアドレスを有効化したり、データζ送の方向を指
定する働きをする。

アドレス値はＲＡＭ内で隣接している。それなりに、Ｒ
ＡＭアドレス指定構造は曖昧でないと言われている、な
ぜならば、ＲＡＭのアドレスはたった１つの記憶場所を
指定するからである。ＲＡＭのアドレス指定構造が曖昧
でないので、アドレスフィールドの幅とメモリ記憶容量
との間には正確な関係がある。

ＲＡＭは多くのデジタル用途に良く適しているが、連想
データを処理するシステムでの使用には特によく適して
いるわけではない。たとえば、ＲＡＭとアドレスすると
きのデータのシーケンシャルなアクセスは、パターン認
識、自然言語認識、希薄なマトリクス処理およびデータ
ベース尋問に関するシステムにとっては、非能率的であ
り得る。

より一般的なメモリ装置やシステムは、非隣接かつ曖昧
なアドレス値を許す。記憶された値は非シーケンシャル
な態様でメモリ中を分布し得るし、１を超えるデータ要
素が１個のアドレス値と関連し得る。

一般的なメモリの型では、アドレスフィールドの幅とメ
モリ記憶容量との間には不正確な関係がある。曖昧で非
隣接のアドレス指定構造を有する一般的なメモリの型の
記憶容量は、均等なアドレスのフィールド幅を有するＲ
ＡＭの記憶容量以下であり得る。

一般的メモリの一形式は、内容アドレス可能メモリ（Ｃ
ＡＭ）として知られている。ＣＡ　Ｍ内の記憶場所は、
被比較数と呼ばれる入力ビットパターンによりアドレス
される。ＣＡＭ内の各記憶場所の一部は、各記憶場所の
残りの部分が、関連したデータを含むと考えることがで
きるとき、関連したアドレスを含むと考えることができ
る。この被比較数はすべての記憶場所にある関連したア
ドレスと並列に比較され、この被比較数と所望の関係に
ある関連したアドレスがあれば、その場所の関連データ
がアクセスされ得るのである。あるいは、被比較数に対
応する特定のビットパターンがＣＡＭ内にストアされて
いるかどうか検出するために、この被比較数は記憶場所
全体と比較され得る。

典型的なＣＡＭは、披比較数入カバス、制御入力バス、
整合フラグ出力、双方向データバスおよびマスクバスを
含む。ＣＡＭ内に組込まれ、制御バスにより選択される
多数の比較動作が、等しいこと、等しくないこと、より
小さいこと、より大きいことなどを含め、許容し得る。

マスクバスは比較機能中に被比較数のあるビットをマス
クし、書込機能中に内容アドレスのあるビットをマスク
する手段を提供する。たとえば、比較機能の際、マスク
されたビットは真の比較を与えることが強制され得る。

ストアされたデータは永久的かつ取消不可能に変更され
るので、マスクは書込機能とともにはそうしばしば使わ
れない。

アドレス指定構造から生じるＣＡＭの特性は、曖昧な内
容アドレスが許容され得ることである。

換言すれば、ＣＡＭ内の多数の記憶場所は、同一の関連
アドレスを含み得る。しかしながら、ＣＡＭに書込む際
に、曖昧な書込みを抑圧するか許容するかの判断をする
ことはできる。曖昧な書込みが許容されるなら、比較に
より多数の応答が生じるだろう。独特の結果を持たない
他の比較機能、たとえば、より大きいとかより小さいと
いう機能などからも多数の応答は生じるかもしれない。

ＣＡＭよりの多数の応答は、通常、直列にアクセスされ
る。アクセスの順序は、メモリ内のデータの位置、内容
アドレスの値あるいは関連データの値により決定するこ
とができる。

デジタルシステムにより必要とされるメモリの量は、単
一のデバイスで利用可能なメモリ量より大きいことがし
ばしばである。多数のメモリデバイスからメモリシステ
ムを組立てることを可能とすることによりメモリシステ
ムのアーキテクチャはメモリデバイスのアーキテクチャ
に限定されない。したがって個々のメモリデバイス多数
が、マトリクス形状に水平におよび／または垂直に共通
に接続される。メモリ要素の水平接続は、メモリのスト
アされたワードの実効幅を増し、メモリ要素の垂直接続
は、そのメモリシステムで利用可能なメモリ場所の数を
増す。

ＲＡＭのメモリでは、メモリ装置を水平に、および垂直
に接続する方法が公知である。ＣＡ　Ｍ要素の垂直接続
も同様に直接的なことである。しかしながら、ＣＡＭ要
素の水平カスケードを試みる技術者は、ＣＡ　Ｍ要素相
互間に整合情報を搬送することに伴う困難さのゆえに、
ゴールに到達するのに苦労してきた。過去においては、
整合情報の搬送には、個々のデバイスの多数サイクルの
比較、または、受入れられないくらい沢山のインターサ
ブフィールドパスラインを要した。

水平カスケードの問題に取り組んでいる、唯一公知の、
商業的に入手可能なＣＡＭ装置は、フェアチャイルド社
製Ｆ１００１４２　４Ｘ４ＣＡＭで、これは、インター
サブフィールドリンク情報を搬送するために、各メモリ
場所に関連する１個の解放エミッタラインををしている
。このような解決法では、インタサブフィールド交信の
ためメモリ場所ごとに１本のビンが必要となり、その結
果、極めてデータ記憶容量の低いチップになる。

たとえば、フェアチャイルド社製のＦ１００１４２デバ
イスを用いれば、あまり大きくもないＩＫＸ１６ＣＡＭ
システムが１０２４個のデバイスを必要とし、各々は２
８本のピンを有するパッケージに収まり、４４２ｖで２
８８ｍＡに及ぶ電流を消費することになるだろう。した
がって、この仮説のメモリシステムは、１．２キロワッ
ト以上の電力を消費するだろう。このようなシステムは
、大抵の用途には本適切である。

［発明の概要］ この発明の目的はＣＡＭシステムにおけるＣＡＭ記憶場
所の実効幅を増すために、多数のＣＡＭ装置を水平にカ
スケードする方法を提供することにある。

この発明の他の目的は、個々のＣＡＭ回路のアーキテク
チャとは独立したＣＡＭシステムの構築を可能とするＣ
ＡＭ回路アーキテクチャを提供することにある。

この発明の他の目的は、コスト面で効果的に水平かつ垂
直に拡張可能である、融通性のあるＣＡＭシステムを提
供することにある。

この発明に係る方法は、１つのＣＡＭセクタ内に、複数
個のＣＡＭサブフィールドを水平に配列することを含む
。１つの被比較数は多数の被比較数サブフィールドに分
割され、その各々が、ＣＡＭサブフィールドの１つに与
えられる。各ＣＡＭサブフィールド内の記憶場所は、内
容サブフィールド部分、内容サブフィールド場所部分お
よびリンク値部分に分割される。被比較数サブフィール
ドを、関連サブフィールドの内容サブフィールド部分と
比較して、内容サブフィールド部分が入力被比較数サブ
フィールドに比べて優る値を含んでいるかどうか判断す
る。各サブフィールド内に、関連被比較数サブフィール
ドと符利に整合する記憶場所があり、それらの記憶場所
が内容サブフィールド場所部分と隣接するＣＡＭサブフ
ィールドのリンク値部分との整合により適切にリンクさ
れれば、ＣＡＭセクタ整合出力が、最低のオーダのＣＡ
Ｍサブフィールドで発生する。前述の方法により得られ
るメモリシステムは、同じ形状の付加的セクタを加える
ことにより垂直に容易に拡張することができる。

実際の水平にカスケードした内容アドレス可能回路は、
複数個の記憶場所を有しておりその各記憶場所は、内容
サブフィールド部分、内容サブフィールド場所部分およ
びリンク値部分に分割される。各サブフィールドの内容
アドレスメモリ場所に必須の比較器により、入力ビット
パターンは同時かつ並列に現存のすべての内容アドレス
ビットパターンに比較される。さらに、各サブフィール
ドのリンク値メモリ場所に必須の比較器により、入力イ
ンターサブフィールドビットパターンは、同時かつ並列
に現存のすべてのリンク値ビットパターンに比較される
。整合論理は可能化入力、被比較数比較器およびインタ
ーサブフィールド比較器に応答する。可能化されると、
或る特定の被比較数比較器とその関連インタサブフィー
ルド比較器とが、内容アドレス可能回路内のその特定唯
一の記憶場所で有利な比較を示すときに、整合論理が可
能化出力信号を発生する。インタサブフィールド出力信
号は、その整合場所の内容サブフィールド場所ビットパ
ターンと整合が生じたことを示す関連可能化信号とを出
力する。内容サブフィールド値は、特定のデータ構造内
の各々のサブフィールドにストアされる。このデータ構
造は、サブフィールド内での値の多数発生（曖昧さ）を
制限する。最も上位のサブフィールドでは、ただ独特の
値だけが存在し得るが、より低いサブフィールドでは多
数発生が限定的に許される。

前述の方法論を実施する内容アドレス可能メモリシステ
ムのアーキテクチャは、最高オーダのデバイスから最低
オーダのデバイスへと連続的に配置された複数個の内容
アドレス可能メモリデバイスを含み、これらがセクタを
形成する。より高いオーダのデバイスのインタサブフィ
ールドリンク出力バスは、セクタ内の隣接する次に低い
オーダのデバイスのインタサブフィールドリンク入力バ
スに結合される。同様に、より高いオーダのデバイスの
可能化出力は、セクタ内の隣接する次に低いオーダのデ
バイスの可能化入力に結合される。

種々のセクタの対応するデバイスを同じ被比較数サブフ
ィールドバスに結合することにより、複数個のセクタは
、カスケードされる。もし、曖昧な書込みが許容されれ
ば、各セクタの最低のオーダのデバイスは、多数の応答
取扱い回路に結合されよう。各セクタの最低のオーダの
デバイスの内容サブフィールド場所と可能化出力とは、
ランダムアクセスメモリからの関連データを読むのに用
いることかできる。

この発明の利点は、ＣＡＭデバイスを効果的に水平にカ
スケードする方法を提供することである。

この発明に係るメモリ場所リンク方法は、インタサブフ
ィールドリンク情報を伝送するのに要する信号ラインの
数を大いに減じる。

この発明の他の利点は、メモリシステムのアーキテクチ
ャがその構成要素たるＣＡＭデバイスのアーキテクチャ
に限られないことである。１つのセクタ内のサブフィー
ルドの数は、セクタの数に応じて任意に大きくすること
ができる。

この発明の他の目的、特徴および効果については、後の
詳しい記述と添付図面とを考察する際に明らかになる。

なお、図中、同じ参照番号は同じものを示す。

この発明の具体的な実施例を参照する。この実施例はこ
の発明を実施するために、発明者によって現在考えられ
る最良の様式を示すものである。

適用可能な他の実施例についても簡単に述べる。

第１図に参照するように、この発明に係る水平にカスケ
ードされたＣＡＭシステムは、相互に連結したＣＡＭデ
バイス１０を多数含んでいる。省略表記のために、水平
にカスケードされたＣＡＭデバイス１０は、以後、ＨＣ
−ＣＡＭＩ　Ｏという。

また、ＨＣ−ＣＡＭデバイスという語とＨＣ−ＣＡＭ回
路という語もやや同じ意味で今後用いる、なぜならば、
１つのＨＣ−ＣＡＭＩＯの回路は、集積回路としても、
複数個のディスクリートデバイスの相互接続によっても
作り出し得るからである。

第１図において、ＨＣ−ＣＡＭＩ　Ｏはマトリクス状に
並べられ、水平にカスケードされたメモリシステム１２
を作り出している。マトリクスの行はセクタと呼ばれ、
Ｌ番目のセクタは、５ＥＣ（Ｌ）で表わされる。メモリ
システム１２の列は、サブフィールドと呼ばれ、Ｋ番目
のサブフィールドは、５Ｆ（Ｋ）で表わされる。

一般に、システム１２は０≦Ｋ≦ｐ−１であるｐ個のサ
ブフィールド５Ｆ（Ｋ）と、０≦Ｌ≦ｑ−１であるｑ個
のセクタ５ＥＣ（Ｌ）とを有している。セクタ５ＥＣ（
Ｌ）は、１個の記憶場所を含み、５ＥＣ（Ｌ）内の特定
の記憶場所は、０≦Ｍ≦ｒ−１である変数Ｍで表わされ
る。

隣接するＨＣ−ＣＡＭＩ　Ｏ同士は、インタサブフィー
ルドバス１４でリンクされる。隣接するセクタの対応す
るＨＣ−ＣＡＭ同士は、共有の被比較数サブフィールド
バス１６に連結される。被比較サブフィールドバスはＰ
Ｓ（Ｋ）で表わされ、Ｋは前述のごとく０からｐ−１ま
での範囲である。

入力被比較数バスＰは、個々の被比較数サブフィールド
ＰＳ（Ｋ）の集合体である。

ＨＣ−ＣＡＭＩＯ内の各メモリ場所Ｍは、ＴＳ（Ｋ）（
Ｌ）（Ｍ）で表わされる内容サブフィールドを含む。こ
のように、或る特定の内容サブフィールドＴＳは、その
サブフィールド場所（Ｋ）、そのセクタ場所（Ｌ）およ
びそのセクタ（Ｍ）内の場所によって表わすことができ
る。

入力被比較数Ｐとメモリシステム１２との間の間違った
整合指示を避けるため、メモリシステムのデータ構造は
限定され、リンク構造が設けられている。データ構造は
第２図を参照して説明し、リンク構造は第３図を参照し
て説明する。

第２図にはＳＦ　（３）からＳＦ　（０）までの４個の
サブフィールドが示されている。これらのサブフィール
ド内には、ＴＳ　（３）（Ｌ）（Ｍ）からＴＳ　（０）
（Ｌ）（Ｍ）に及ぶ内容サブフィールドＴＳ　（Ｋ）（
Ｌ）（Ｍ）がある。この例では、サブフィールドごとに
ｒ−８の記憶場所があり、変数Ｍは０≦Ｍ≦７である。

図解のため、４つの数字からなる番号が８個、ＴＳ　（
３）（Ｌ）（Ｍ）ないしＴＳ　（０）（Ｌ）（Ｍ）の内
容サブフィールドにストアされているのが示されている
。最高オーダの内容サブフィールド（この場合はＴＳ　
（３）（Ｌ）（Ｍ））は、記憶場所Ｍにいかなる曖昧さ
を有することも許されていない。換言すれば、同じ値は
１つの内容サブフィールドＴＳ　（３）（Ｌ）（Ｍ）以
上のところにはストアされ得ないのである。このことは
、第２図において数字４がＴＳ　（３）（Ｌ）（０）に
のみストアされ、数字５がＴＳ　（３）（Ｌ）（１）の
場所にのみストアされていることにより示されている。

より低いオーダの内容サブフィールドであるＴＳ　（２
）（Ｌ）（Ｍ）ないしＴＳ　（０）（Ｌ）（Ｍ）には、
曖昧さが限定的に許されている。たとえば、サブフィー
ルドＳＦ　（２）では、６という数字はＴＳ　（２）（
Ｌ）（１）およびＴＳ　（２）（Ｌ）（２）のメモリ場
所にストアされている。

最高オーダのサブフィールドでは曖昧さが全く制限され
る一方、より低いオーダのサブフィールドでは曖昧さが
部分的に制限されるという、このような形式のデータ構
造においては、第２図に１６で包括的水されるところの
リンク構造を必要とし、これについては第３図および第
４図を参照してさらに詳しく述べる。

引き続き第２図を参照すると、サブフィールドＳＦ　（
０）内の、内容サブフィールドＴＳ　（０）（Ｌ）（７
）の次に、曖昧な書込みが星印で示されている。同じ番
号の４５７８は、内容サブフィールドＴＳ　　（３）　
　（Ｌ）　　（０）　、ＴＳ　　（２）　　（Ｌ）（０
）、ＴＳ　（１）（Ｌ）（０）およびＴＳ　（０）（Ｌ
）（０）に既に書込まれている。さらにまた同じ番号４
５７８が、内容サブフィールドＴＳ（３）（Ｌ）（０）
　、ＴＳ　（２）（Ｌ）（０）、ＴＳ　（１）（Ｌ）（
０）およびＴＳ　（０）（Ｌ）（７）に書込まれている
。このようにして、曖昧な書込みのため、内容サブフィ
ールドＴＳ　（１）（Ｌ）（０）で分岐が許容された。

曖昧な書込みは、以下に述べるように許され得る。曖昧
な書込みが許されれば、その値と比較するとき、被比較
数Ｐに対する多数の応答が生じる。

第３図を参照すると、セクタ５ＥＣ（Ｌ）とサブフィー
ルド５Ｆ（Ｋ）とに位置するメモリ場所Ｍは、以下のも
のに分割される、すなわち、ＬＶ（Ｋ）（Ｌ）（Ｍ）で
示されるリンク値部分あるいはリンク値属性と、前記内
容サブフィールド部分あるいは内容サブフィールド属性
ＴＳ　（Ｋ）（Ｌ）（Ｍ）と、ＴＳＬ　（Ｋ）（Ｌ）（
Ｍ）で示される内容サブフィールド場所部分あるいは内
容サブフィールド場所属性とに分割されるのである。

第４図を参照してさらに詳しく述べるが、リンク値属性
ＬＶ　（］Ｋ）（Ｌ）（Ｍ）と内容サブフィールド場所
属性ＴＳＬ　（Ｋ＋１）（Ｌ）（Ｍ）とは、隣接するサ
ブフィールド５Ｆ（Ｋ＋１）と５Ｆ（Ｋ）の、それぞれ
の内容サブフィールドＴＳ（ＩＯ（Ｌ）（Ｍ）相互間に
適切なリンクを提供する。

さて、第４図を参照すると、サブフィールドＳＦ　（Ｋ
）とすぐ隣りの次に低いオーダのサブフィールド５Ｆ（
Ｋ−１）とが図解されている。サブフィールドＳＦＭ（
Ｋ）は、サブフィールドを可能化したり不能化したりす
る可能化入力ＥＩＮ（Ｋ）に応答する。サブフィールド
５Ｆ（Ｋ）は、また、インタサブフィールドバスＴＳＬ
　（Ｋ＋１）、被比較数サブフィールドＰＳ（Ｋ）およ
びカウンタＴＳＬ↑　（Ｋ）とに応答する。サブフィー
ルド５Ｆ（Ｋ）は、インタサブフィールドバスＴＳＬ　
（Ｋ）上に出力信号を、また、可能化出力信号ＥＯＵＴ
、、（Ｋ）とを生ずる。

同様の仕方で、サブフィールド５Ｆ（Ｋ−１）は、ＴＳ
Ｌ　（Ｋ）　、被比較数サブフィールドｐｓ（Ｋ−１）
、カウンタＴＳＬ↑（Ｋ−１）およびＥＯＵＴ　（Ｋ）
に等しいＥＩＮ（Ｋ−１）に応答する。サブフィールド
ＳＦ　（Ｋ−１）は、ＴＳＬ（Ｋ−１）とＥＯＵＴ　（
Ｋ−１）とを出力する。

各サブフィールド５Ｆ（Ｋ）では、内容サブフィールド
場所ＴＳＬ　（Ｋ＋１）は、リンク値ＬＶ（Ｋ）（Ｌ）
（Ｍ）と並列に比較される。入力被比較数サブフィール
ドＰＳ（Ｋ）は内容サブフィールドＴＳ　（Ｋ）（Ｌ）
（Ｍ）と比較される。ある特定のサブフィールド５Ｆ（
Ｋ）では、同じ記憶場所Ｍにおいて、ＴＳＬ　（Ｋ＋１
）−ＬＶ　（Ｋ）（Ｌ）（Ｍ）かつＴＳ　（Ｋ）＝ＴＳ
　（Ｋ）（Ｌ）（Ｍ）のときで、ＥＩＮ（Ｋ）も有効な
らＥＯＵＴ　（Ｋ）が発生する。そのことは第４図下部
に示したプールの公式に要約される。すなわち、ＥＯＵ
Ｔ（Ｋ）＝ＥＩＮ（Ｋ）Ａ　［ＰＳ（Ｋ）＝ＴＳ（Ｋ）
（Ｌ）（Ｍに）］△［ＴＳＬ（Ｋ＋１）（Ｌ）（ＭＫＪ
−ＬＶ（Ｋ）（Ｌ）（ＭＫ　）］？’ある。

引き続き第４図を参照すると、５Ｆ（Ｋ）と５Ｆ（Ｋ−
１）の種々のメモリ場所および内容サブフィールド場所
ＴＳＬと被比較数サブフィールドＰＳとには、議論のた
めにサンプルのディジットが相関されている。サブフィ
ールド５Ｆ（Ｋ）から始めると、ＴＳＬ　（Ｋ＋１）バ
スは４という値を有すると示され、ＰＳ（ＩＯババス値
７を有している。メモリ場所Ｍ−２においては、ＴＳＬ
（Ｋ＋１）とＬＶ　（Ｋ）（Ｌ）（Ｍ）との間に整合が
ある。同様に、やはりＭ−２のメモリ場所において、Ｐ
Ｓ（Ｋ）とＴＳ　（Ｋ）（Ｌ）（Ｍ）とに整合がある。

ＥＩＮ（Ｋ）が有効でより高いオーダの整合を示すと仮
定すれば、ＥＯＵＴ　（Ｋ）＝ＥＩＮ（Ｋ−１）がサブ
フィールド５Ｆ（Ｋ）より生じ、２という値を有するＴ
ＳＬ（Ｋ）が、サブフィールド５Ｆ（Ｋ−１）のＬＶ（
Ｋ−１）（Ｌ）（Ｍ）に入力される。サブフィールド５
Ｆ（Ｋ−１）では、被比較数サブフィールドＰＳ（Ｋ−
１）は値５を有しており、そのためＴＳＬ（Ｋ）とＬＶ
（Ｋ−１）（Ｌ）（Ｍ）およびｐｓ（Ｋ−１）とＴＳ　
（Ｋ−１）（Ｌ）（Ｍ）がメモリ場所Ｍ−３において同
時に整合している。このため、ＥＯＵＴ　（Ｋ−１）は
有効な整合を示し、出力信号バスＴＳＬ　（Ｋ−１）の
値は、ＴＳＬ（Ｋ−１）（Ｌ）（３）の値、つまり３に
等しくなる。

第４図では、隣接するサブフィールド５Ｆ（ＩＯと５Ｆ
（Ｋ−１）のそれぞれの内容サブフィールドＴＳ　（Ｋ
）（Ｌ）（Ｍ）が、どのようにインタサブフィールドバ
スＴＳＬ（Ｋ）とＥＯＵＴ　（Ｋ）＝ＥＩＮ（Ｋ−１）
ラインとでリンクされるかを明らかに示すことができる
。ＴＳＬ　（Ｋ＋１）がＬＶ　（Ｋ）（Ｌ）（Ｍ）に、
およびＰＳ（Ｋ）がＴＳ　（Ｋ）（Ｌ）（Ｍ）に同時に
整合しない場合には、各サブフィールドＳ　Ｆ’　（Ｋ
）は５Ｆ（Ｋ〜１）に始まるより低いオーダのサブフィ
ールドすべてを不能化する能力を有している。インタサ
ブフィールドバスＴＳＬ（Ｋ）は、サブフィールド５Ｆ
（Ｋ）のメモリ場所をサブフィールド５Ｆ（Ｋ−１）の
メモリ場所にリンクする手段を与える。インタサブフィ
ールドによるリンクは、より高いオーダのＨＣ−ＣＡＭ
Ｉ　Ｏからより低いオーダのＨＣ−ＣＡＭに繰返し行な
われる。

第５図では、既述のデータ構造を作り出すように、第１
図に示す複数のＨＣ−ＣＡＭに書込みをするためにとら
れる基本ステップを示すフローチャートである。開始の
ブロック２０は、書込みが最高オーダのサブフィールド
５Ｆ（ｐ−１）から始まることを示す。判断ブロック２
２では、ＰＳがＴＳに比較され、ＬＶがＴＳＬに比較さ
れる。

次のステップでは、判断ブロック２６に示されるように
、サブフィールドＳＦがＳＦ　（０）であるかどうか判
断される。もしそうでなければ、ブロック２８に示すよ
うに、次に下位のサブフィールドがアクセスされ、判断
ブロック２２での比較が偽か判断ブロック２６における
比較が真となるまで、ブロック２２ないしブロック２８
のループは繰返される。

もし、判断ブロック２２での比較が偽なら（すなわち、
ＰＳがＴＳに等しくないか、あるいはＬＶがＴＳＬに等
しくない場合）、ブロック３０に示されるように、前の
サブフィールドのＴＳＬが現行のサブフィールドのＬＶ
部分に書込まれる。

現行サブフィールドのＰＳ値がそこでブロック３２に示
されように、ＴＳＬ↑で決定されるメモリ場所に書込ま
れ、次に、判断ブロック３４において、次により低いサ
ブフィールドがＳＦ　（０）かどうかの決定がなされる
。もしそうでなければ、ブロック３６で次により低いサ
ブフィールドが選択され、サブフィールドが判断ブロッ
ク３４によってＳＦ　（０）と決定されるまで、ブロッ
ク３０ないしブロック３６のループか繰返される。そし
て、書込ルーチンは終了ブロック３８に示されるように
抜は出す。

サブフィールドＳＦ　（０）が判断ブロック２６に達す
れば、曖昧な書込みが許されるかどうかの判断が、判断
ブロック４０でなされる。もし、曖昧な書込みが、許さ
れなければ、ルーチンは終了ブロックに抜は出す。もし
、曖昧な書込みか許されれば、ブロック３０ないしブロ
ック３４のステツブを経た後、終了ブロック３８を経由
して抜は出す。

第６図では、５６８４９という値がＳＦ　（４）ないし
ＳＦ　（０）の５つのサブフィールドにわたって書込ま
れた例を示す。第５図および第６図を謬照して、順は第
５図のブロック２２に始まり、ＰＳ　（４）がセクタＳ
Ｆ　（４）のいずれかのメモリ場所ｍのＴＳに等しいか
どうか判断される。セクタＳＦ　（４）においてＰＳと
ＴＳとの間に整合がないと仮定すれば、ＰＳ　（４）−
５の値は、ＴＳＬ↑　（４）の値に示されるように、最
初に使えるメモリ場所に書込まれ、それは、第６図の５
Ｆ（４）の場合はＭ２−２である。この作用は第５図の
ブロック３２に示されるものである。サブフィールドの
番号は０に等しくないので、ブロック３４での判断で、
アルゴリズムはブロック３６に導かれ、そこで次により
低いサブフィールド５Ｆ（３）を選択する。ブロック３
０では、ＳＦ　（４）のＴＳＬ値２が、次に得られるＴ
ＳＬ値での５Ｆ（３）のＬＶ属性に書込まれ、それは、
この場合はＭ３−３である。ＰＳ　（３）の値は、ブロ
ック３２に示されるように、Ｍ、−３のメモリ場所のＴ
Ｓに書込まれる。５６８４９という値が５つのすべての
サブフィールドにわたって書込まれるまで、このように
ブロック３２ないしブロック３６のループが繰返される
。

前述の説明により当然明らかなように、ＴＳ属性だけが
、メモリシステム使用者にとって有用な記憶示すのであ
る。ＴＳＬ属性とＬＶ属性はリンク目的に用いられるに
すぎない。前述の構造で組立てられたデバイスの記憶効
率を決定するために、記憶効率がデバイスに要する全記
憶に対するＴＳ属性に用いられる記憶の割合とし定義さ
れる。効率ηは次式で与えられる。η−１／（１＋ｎＡ
／Ｄ）、これにおいてＡ−店０ｇ２（はＬＶ属性とＴＳ
Ｌ属性とに必要なビット数であり、ＤとはＴＳ属性に必
要なビット数である。３つの属性すべてのビット記憶回
路は、大きさにおいておおよそ等価であると仮定される
ので、乗数ｎはｎ−２である。しかしながら、ＴＳＬ属
性はよりコンパクトなビット記憶回路にストアされ得る
ことがわかったので、乗数は大体ｎｍ１．５にまで減り
、′特定のＡ／Ｄの比率に対する効率は増す。

第７図は、効率ηがＡ／Ｄの関数でｎ−２としてプロッ
トされている。Ａ／Ｄが０に近づくに従い効率ηは１に
近づくのがわかる。Ａ／Ｄが１／２に等しくなれば、効
率は１／２に低下する。Ａ／Ｄが１に等しいとき、効率
は１／３である。このように、Ａ／Ｄが増えるにつれ、
効率ηは急速に減るのがわかる。

第８図を参照すると、実際のＨＣ−ＣＡＭデバイス１０
′のブロック図が示されている。ＨＣ−ＣＡＭＩ（Ｉは
多数の記憶場所４２を含み、各記憶場所はＬＶ部分、７
３部分およびＴＳＬ部分に分割されている。ＨＣ−ＣＡ
ＭＩ　Ｏ−はさらに制御論理４４、マスク論理４６、整
合論理４７、マスクラッチ４ｇ、ＴＳＬ↑カウンタ５０
、次の自由アドレス（Ｎ　Ｆ　Ａ）スタック５２、マル
チプレクサ５４およびＨＣ−ＣＡＭ全輪理５６を含む。

ＨＣ−ＣＡＭＩ　Ｏ−はインタサブフィールドリンク入
力バス情報ｌ５ＬＩを搬送することができる双方向バス
５８を有している。ＩＣ−ＣＡＭＩＯｏは、さらに、イ
ンタサブフィールドリンク出力バス情報ＩＬＳＯを搬送
する双方向バス６０をも含む。双方向バス６２は披比較
数サブフィールドＰＳを搬送することができ、入力バス
６４は多数の制御ラインを含む。可能化入力ＥＩＮはラ
イン６６上に発生し、サブフィールド入力ＥＳへの可能
化書込みは、ライン６８上に発生する。可能化出力信号
ＥＯＵＴはライン７０上に発生し、サブフィールド全信
号ＳＦはライン７２上に発生する。

バス５８．６０および６２は双方向なので、ＨＣ−ＣＡ
ＭＩ　Ｏ−は逆モードのＲＡＭとして読み得る。ＨＣ−
ＣＡＭＩ　Ｏ＝のこの特徴については、後述する。しか
しながら、ＨＣ−ＣＡＭとして用いられるときは、バス
５８は通常はｌＬＳＩの入力バスであり、バス６０は通
常はＩ　ＬＳＯの出力バスであり、バス６２は通常はＰ
Ｓまたはマスクｍの入力バスである。

ＨＣ−ＣＡＭＩ　Ｏ”を初期設定するために、マスクｍ
がバス６２に入力され、適切な制御信号が入力され、そ
れによって、マスクラッチ４８がマスクｍビットパター
ンにラッチするようにされる。

マスクｍはＴＳ属性のいくらかのビットが選択的に可能
化されたり不能化されたりすることを許容する。マスク
ｍがマスクラッチ４８内にストアされた後、被比較数Ｐ
Ｓはバス６２に加えられよう。

マスクラッチ４８の内容に応じ、マスク論理４６はＰＳ
とＴＳの比較論理に作用する。

整合論理４７は、図中７４の括弧と矢印に示すように、
ｌＬＳＩとＬＶ属性間、および、マスクされたＰＳ入力
とＴＳ属性間のそれぞれ整合に応答する。整合論理４７
はまた、第４図を参照しつつ前述したように、ライン６
６上のＥＩＮに応答し、ライン７０上に信号ＥＯＵＴを
発生する。

書込む際には、次のメモリ場所４２はＴＳＬ↑カウンタ
５０とＮＦＡスタック５２とで決定され、このスタック
は後入れ先出しくＬ　Ｉ　ＦＯ）形式が好ましい。メモ
リ場所４２が前の操作で消されていたら、そのアドレス
はＮＦＡスタック５２にブツシュされる。制御論理４４
は、ＮＦＡスタック５２が空でないことを検出し、ＮＦ
Ａスタック５２から前記アドレスをポツプし、これを次
のＴＳＬ値として用いる。ＮＦＡスタックが空なら、制
御論理４４はマルチプレクサ５４を切換えて、ＴＳＬ↑
５０が次のＴＳＬのアドレスを供給するようにする。Ｔ
ＳＬ↑カウンタ５ｏは、最も単純な型の２進のアップカ
ウンタが用いられている。

ＨＣ−ＣＡＭ全輪理５６は、ＮＦＡスタック５２とＴＳ
Ｌ↑カウンタ５０とをモニタする。ＮＦＡスタック５２
が空のとき、ＴＳＬ↑カウンタは最後のメモリ場所４２
に達し、サブフィールド全信号ＳＦがライン７２に発生
する。ライン７２上のサブフィールド全信号ＳＦは、隣
りのセクタのＨＣ−ＣＡＭＩ　Ｏ″のライン６８のサブ
フィールド入力ＥＳに対する可能化書込みに入力される
。

前述したように、ＨＣ−ＣＡＭＩ　Ｏ＝はランダムアク
セスメモリ（ＲＡＭ）として逆モードで用いることもで
きる。このような操作のためのランダムアクセス回路は
、ここでは示されないが、複゛　　ｌ 数のＨＣ−ＣＡＭＩ　Ｏから情報をランダムにアクセス
する基本的な方法は、バス６０にアドレスを入力し、こ
れによりバス５８にポインタを、かつバス６２にＴＳ内
容サブフィールド出力を作り出すのである。バス５８の
ポインタは、次に高いオーダのＨＣ−ＣＡＭＩ　Ｏ″の
バス６０の入力アドレスとして用いられる。このような
仕方で、複数のＨＣ−ＣＡＭは逆の順序にカスケードさ
れ、被比較数バスＰ上にデータ出力が発生されるが、そ
れはＨＣ−ＣＡＭＩ　Ｏ−のバス６２上の個々の出力の
集合体である。

次に第９図を見ると、多数のＨＣ−ＣＡＭＩ　Ｏが結合
してマトリクス形状をなし、ｑ個のセクタとｐ個のサブ
フィールドを何するメモリシステムを作り出している。

被比較数サブフィールドＰＳ　（ｐ−１）はサブフィー
ルドＳＦ　（ｐ−１）にあるすべてのＨＣ−ＣＡＭＩ　
Ｏ−のバス入力６２と結合されている。同様に、Ｆ’Ｓ
　（ｐ−２）ないしＰＳ　（０）の被比較数サブフィー
ルドは、サブフィールドＳ　Ｆ　（ｐ　−２）ないしＳ
Ｆ　（０）のＨＣ−ＣＡＭデバイス１０−の入力バス６
２と結合されている。或る特定のサブフィールド５Ｆ（
Ｋ）による被比較数サブフィールドの共用は、ＨＣ−Ｃ
ＡＭｌｏ−デバイスを垂直に結合する基本構造である。

隣接する各セクタ５ＥＣ（Ｌ）間には、セクタ可能化ラ
インＴＳが設けられている。セクタ可能化ラインには、
より高いオーダのセクタのサブフィールド全ライン７２
および隣接するより低いオーダのセクタのサブフィール
ド全ライン６８への可能化書込みとか結合されている。

丸印７８はハードワイヤードＯＲを示し、これは或る特
定のセクタのライン７２上の出力に論理和を施し、次に
低いオーダのセクタのライン６８に結果を発生させる。

実際の見地からすると、これはサブフィールド全ライン
７２を解放コレクタ出力にすることにより達成され、い
ずれか１つのライン７２上の低いレベルの出力がセクタ
可能化ラインＴＳ上に低い論理レベルを作り出し、しか
も、セクタ内の残余のＨＣ−ＣＡＭＩ　Ｏ−の回路を損
傷することがない。

セクタ内では、より高いオーダのＨＣ−ＣＡＭ１０゛の
双方向バス６０は、次のより低いオーダのＨＣ−ＣＡＭ
Ｉ　Ｏ−の双方向バス５８に直結している。同じ仕方で
、より高いオーダのＨＣ−ＣＡＭＩ（ＩのＥＯＵＴライ
ン７０は、次のより低いオーダのＨＣ−ＣＡＭＩ　Ｏ−
のＥＩＮ入カシカライン６６合されている。前述したよ
うに、このようにしてリンクバス信号と可能化信号とが
、最高のオーダのサブフィールドＳＦ　（ｐ−１）に始
まり、サブフィールドＳＦ　（０）に終わるようにして
、サブフィールドからサブフィールドにカスケードされ
得る。

セクタＳＥＣ（ｑ−１）のＨＣ−ＣＡＭＩ　Ｏ−のため
のサブフィールドＥＳ入カライン６８への可能化書込み
は、最初のセクタＳＥＣ（Ｑ−１）を書込み可能化する
ために接地に結合されてもよい。同様にサブフィールド
（ｐ−１）のＥＩＮライン６６は、サブフィールド５Ｆ
（ｐ−１）に沿うＨＣ−ＣＡＭＩ　Ｏ−を可能化するた
めに、ＶｃＣにワイヤ接続されてもよい。代わりに、入
力ライン６６．６８の論理レベルが、外部論理によって
制御され、種々のサブフィールドとセクタを選択的にオ
ンおよびオフしてもよい。

サブフィールドＳＦ　（０）の最低オーダのＨＣ−ＣＡ
Ｍは、多数応答取扱い回路８０に結合されていてもよい
。多数応答取扱い回路８０は、各々、或る特定のセクタ
の最低オーダのＨＣ−ＣＡＭＩＯ゛のバス６０に応答す
る。多数応答取扱い回路８０は、またそのセクタの最低
オーダのＨＣ−ＣＡＭＩＯ″のＥＯＵＴ信号にも応答す
る。多数応答取扱い回路８０の機能は、或る特定のセク
タに生じた曖昧な書込みへのシーケンシャルなアクセス
を許容することである。もし、曖昧な書込みが抑制され
れば、多数応答取扱い回路８０は、必要ないであろう。

多数応答取扱い回路８０はアドレスバス８２と制御ライ
ン８４に出力する。ＲＡＭ８６はバス８２のアドレスと
ライン８４の制御信号とに応答し、双方向データバス８
８にデータを出力または入力するために動作する。

もし、ＨＣ−ＣＡＭシステムで曖昧な書込みが許されれ
ば、多数応答取扱い回路８０は除くことができ、ＲＡＭ
を各セクタの最低オーダのＨＣ−ＣＡＭＩ（Ｉに直接連
結することができる。被比較数ＰがＨＣ−ＣＡＭシステ
ムに供給されているとき、整合が或る内容場所で起これ
ば、ポインタアドレスはバス６０に発生し、可能化が最
低オーダのＨＣ−ＣＡＭＩ　Ｏ″のライン７０に発生し
て、ＲＡＭ８６に関連データをアドレスする。

１つの４）セクタが一杯になれば、次の下位のセクタが
、その関連セクタ可能化ラインＴＳにより活性化される
。最低オーダのセクタＳＥＣ（０）のセクタ可能化ライ
ンＴＳが活性化されると、ＣＡＭシステム全信号が、９
０に示されるように発生する。

サブフィールドＳＦ　（０）のＨＣ−ＣＡＭのライン７
０に発生される或る特定のセクタへのＥＯＵＴ　（０）
は、次の式により決定することができる。

ＢＯＵＴ（０）＝ＥＩＮ（ｐ−１）△［ＰＳ（ｐ−１）
＝ＴＳ（１）−１）　（Ｌ）　（ＭＰ−１）］Δに−ｐ
−２ この式は、最高オーダのサブフィールド５Ｆ（ｐ−１）
のＨＣ−ＣＡＭへの入力を考慮に入れることにより、第
４図に示した式を単に拡張したものにすぎない。

この発明に係る好ましい実施例に関する上述の説明は、
図解と説明の目的で提示された。これは余すところない
ものではなく、または、発明を開示された正確な形に限
定することを意図したものでもない。明らかに、多くの
修正や変更が当業者にとって明らかであろう。ＭＯＳや
バイポーラ技術を含む様々な製作技術に、この発明を実
施し得る可能性がある。同様に、同一の結果を達成する
ためには、述べられた方法のいかなる段階も、他の段階
と交換可能であろう。実施例はこの発明の原理とその実
際の応用を最も良く説明するために選ばれ述べられたも
のであり、それによって、企図された特定の利用に適す
る様々な実施例と様々な修正のために、当業者がこの発
明を理解することを可能にしている。この発明の範囲は
、前掲の特許請求の範囲およびその均等物により規定さ
れることが意図される。

【図面の簡単な説明】

第１図はこの発明に従って水平にカスケードされた内容
アドレス可能メモリシステムのブロック図である。 第２図は第１図に示されたメモリシステムに用いられる
データ構造の一例である。 第３図はＣＡＭデバイスのインタサブフィールドリンク
を許容する個々のＣＡＭデバイスのメモリ場所の細分割
を図解する。 第４図はメモリシステムの隣接するサブフィールド間を
リンクする方法を図解する。 第５図は適切なデータ構造を作り出すメモリシステムへ
の書込方法を図解したフローチャートである。 第６図はメモリシステムの複数のサブフィールドにわた
り値がどのように書込まれるかを図解する一例である。 第７図は記憶効率ηを、特定のサブフィールドのデータ
幅に対するアドレス幅の割合に関連付けたグラフである
。 第８図は実際の水平カスケード可能な内容アドレス可能
メモリデバイスを図解するブロック図である。 第９図は第８図に示された装置に用いる水平カスケード
可能な内容アドレス可能メモリシステムのブロック図で
ある。 図において、１０．１（ＩはＨＣ−ＣＡＭ、１２はメモ
リシステム、１４はインタサブフィールドハス、１６は
被比較数サブフィールドバス、４２は記憶場所（メモリ
場所）、４４は制御論理、４６はマスク論理、４７は整
合論理、４８はマスクラッチ、５０はＴＳＬ↑カウンタ
、５２はＮＦＡスタック、５４はマルチプレクサ、５６
は全論理、５ｇ、６０．６２は双方向バス、６４は入力
バス、ＴＳはセクタ可能化ライン、７８はハードワイヤ
ードＯＲ，８０は多数応答取扱い回路、８２はアドレス
バス、８４は制御ライン、８６はＲＡＭ、８８は双方向
データバス、９０は全信号である。 特許出願人　アドバンスト・マイクロ・ディバ−享 Ｕ］ ヒ Σ　　　− の

Claims (1)

1. 【特許請求の範囲】 （１）最高オーダの内容アドレス可能サブフィールドか
   ら最低オーダの内容アドレス可能サブフィールドへとシ
   ーケンシャルに配列された複数個の内容アドレス可能サ
   ブフィールドより整合の表示を得るための方法であって
   、 被比較数を複数個の被比較数サブフィールドに分割する
   段階と、 被比較数サブフィールドを前記内容アドレス可能サブフ
   ィールドの各々に与える段階と、 前記最高オーダの内容アドレス可能サブフィールドに始
   まり前記最低オーダの内容アドレス可能サブフィールド
   に進む、隣接する内容アドレス可能サブフィールド相互
   間に整合情報をカスケードする段階とを含み、そこでは
   、より高いオーダのサブフィールドと隣接するより低い
   オーダのサブフィールドとの間を通過する前記カスケー
   ドした整合情報が前記より高いオーダのサブフィールド
   から前記最高オーダのサブフィールドまでのすべてのサ
   ブフィールドから得た整合情報を含み、さらに、 前記最低オーダの内容アドレス可能サブフィールドによ
   り生じた整合情報より前記整合表示を得る段階とを含む
   方法。 （２）前記最高オーダの内容アドレス可能サブフィール
   ドに始まり前記最低オーダの内容アドレス可能サブフィ
   ールドに進む、隣接する内容アドレス可能サブフィール
   ド相互間のリンク情報をカスケードする段階を含み、そ
   こで、前記カスケードのリンク情報が、前記より高いオ
   ーダのサブフィールドと前記より低いオーダのサブフィ
   ールドとの関連する記憶場所をリンクする特許請求の範
   囲第１項記載の方法。 （３）前記最低オーダの内容アドレス可能サブフィール
   ドにおける多数の整合表示を分解する段階を含む特許請
   求の範囲第２項記載の方法。（４）前記最低オーダの内
   容アドレス可能サブフィールドにおける多数整合表示を
   分解する段階を含む特許請求の範囲第１項記載の方法。 （５）最高オーダの内容アドレス可能サブフィールドか
   ら最低オーダの内容アドレス可能サブフィールドへとシ
   ーケンシャルに配列された複数個の内容アドレス可能サ
   ブフィールドにデータを書込むための方法であって、 被比較数を複数個の被比較数サブフィールドに分割する
   段階と、 被比較数サブフィールドを前記内容アドレス可能サブフ
   ィールドの各々に与える段階と、 前記最高オーダの内容アドレス可能サブフィールドに始
   まり、かつ被比較数サブフィールドがストアされた内容
   に整合しないときには分岐内容アドレス可能サブフィー
   ルドに進む前記内容アドレス可能サブフィールドにスト
   アされた内容に、前記被比較数サブフィールドをシーケ
   ンシャルに比較する段階と、 残余の被比較数サブフィールドを、前記分岐内容アドレ
   ス可能サブフィールドに始まりかつ前記最低オーダの内
   容アドレス可能サブフィールドに進む前記内容アドレス
   可能サブフィールドに書込む段階とを含む方法。 （６）分岐内容アドレス可能サブフィールドが見つけら
   れず、かつ、曖昧な書込みが許される場合に、被比較数
   サブフィールドを前記最低オーダの内容アドレス可能サ
   ブフィールドに書込む段階を含む特許請求の範囲第５項
   記載の方法。（７）書込動作中に、隣接する内容アドレ
   ス可能サブフィールドの記憶場所をリンクする段階を含
   む特許請求の範囲第５項記載の方法。 （８）結合されてＣＡＭセクタを形成する複数個のＣＡ
   Ｍサブフィールドを含む内容アドレス可能メモリシステ
   ムにおいて、そこでは個々の被比較数サブフィールドが
   個々のＣＡＭサブフィールドに与えられるように被比較
   数が前記ＣＡＭセクタに与えられ、前記ＣＡＭサブフィ
   ールドの各々が、複数個のＣＡＭ記憶場所を有しており
   、前記ＣＡＭサブフィールドをリンクする改善された方
   法であって、 最も上位のＣＡＭサブフィールドから最も下位のＣＡＭ
   サブフィールドに前記ＣＡＭサブフィールドを水平にカ
   スケードする段階と、 前記ＣＡＭサブフィールドの各々にある前記記憶場所の
   各々を、内容サブフィールドを保有する内容サブフィー
   ルド部分、内容サブフィールド場所を保有する内容サブ
   フィールド場所部分およびリンク値を保有するリンク値
   部分とに分割する段階と、 各ＣＡＭサブフィールド内の少なくとも１つの整合場所
   において内容サブフィールドと関連被比較数サブフィー
   ルドとの間に有利な比較があるときであって、かつ隣接
   するＣＡＭサブフィールド相互間の整合場所が、その関
   連内容サブフィールド場所とリンク値との一致によりリ
   ンクされるとき、ＣＡＭセクタ整合出力を発生する段階
   とを含む方法。 （９）複数個の記憶場所を備え、そこでは各記憶場所が
   、内容サブフィールドビットパターンをストアする内容
   サブフィールド部分、内容サブフィールド場所ビットパ
   ターンをストアする内容サブフィールド場所部分および
   リンク値ビットパターンをストアするリンク値部分とに
   分割され、さらに、 入力被比較数ビットパターンを、前記記憶場所の前記内
   容サブフィールドビットパターンに比較するため調節さ
   れた被比較数比較手段と、 入力インタサブフィールドビットパターンを、前記記憶
   場所のリンク値ビットパターンに比較するため調節され
   たインタサブフィールド比較手段と、 高いオーダの整合インプット、前記被比較数比較手段お
   よび前記インタサブフィールド比較手段に応答し、かつ
   、前記高いオーダの整合入力が高いオーダの整合の存在
   を示し、入力被比較数ビットパターンが整合場所の内容
   サブフィールドビットパターンに比較され、入力インタ
   サブフィールド比較ビットパターンが前記整合場所のリ
   ンク値ビットパターンに比較されるときに、整合出力を
   生じるため作動する整合論理と、 前記整合論理に応答し、前記整合場所の内容サブフィー
   ルド場所ビットパターンを出力するため作動するインタ
   サブフィールド出力手段とを備える内容アドレス可能メ
   モリ回路。 （１０）入力制御バスに応答し、次に得られる記憶場所
   のアドレスをＣＡＭ回路に発生するため動作する、次に
   得られるアドレス論理を備える特許請求の範囲第９項記
   載の内容アドレス可能メモリ回路。 （１１）前記ＣＡＭ回路内に得られる場所がすべて使わ
   れてしまったときに、前記次に得られるアドレス論理が
   、さらに、ＣＡＭ回路全信号を発生するため動作する特
   許請求の範囲第１１項記載の内容アドレス可能メモリ回
   路。 （１２）複数個の記憶場所を備え、そこでは各記憶場所
   ＭがＬＶ（Ｍ）部分、ＴＳ（Ｍ）部分およびＴＳＬ（Ｍ
   ）部分に分割されており、さらに、 ＰＳ入力を前記ＴＳ（Ｍ）部分に、並列に比較するため
   の手段と、 ＴＳＬＩＮ入力を前記ＬＶ（Ｍ）部分に、並列に比較す
   るための手段と、 ＥＩＮ入力に応答し、前記ＰＳ入力と前記ＴＳ（Ｍ）部
   分とを比較するための前記手段に応答し、前記ＴＳＬＩ
   Ｎ入力と前記ＬＶ（Ｍ）部分とを比較するための前記手
   段に応答し、かつ、次の関係に従ってＥＯＵＴ出力を発
   生するために動作する手段とを備える内容アドレス可能
   メモリ回路。ＥＯＵＴ＝ＥＩＮ＿∧［ＰＳ＝ＴＳ（Ｍ）
   ］＿∧［ＴＳＬＩＮ＝ＬＶ（Ｍ）］（１３）前記ＥＯＵ
   Ｔ出力が可能化されるときに、ＴＳＬ（Ｍ）に等しいＴ
   ＳＬＯＵＴ出力を発生するための手段をさらに備える特
   許請求の範囲第１２項記載の内容アドレス可能メモリ回
   路。（１４）セクタごとにｐ個のサブフィールドを有す
   るｑ個のセクタに配列された複数個のＣＡＭ回路を備え
   、前記ＣＡＭ回路の各々は、ｒ個の記憶場所を有してお
   り、前記記憶場所の各々はＬＶ部分、ＴＳ部分およびＴ
   ＳＬ部分に分割されており、そこでは、或る特定のＣＡ
   Ｍ回路が０≦Ｋ≦ｐ−１および０≦Ｌ≦ｑ−１であるデ
   カルト対Ｋ、Ｌによって特定され、また、そこでは、或
   る特定の記憶場所が、０≦Ｍ≦ｒ−１であるＭによって
   特定され、また、そこでは、Ｋ、ＬＣＡＭ回路が、ＴＳ
   Ｌ（Ｋ＋１）、被比較数サブフィールドＰＳ（Ｋ）およ
   びＥＩＮ（Ｋ）＝ＥＯＵＴ（Ｋ＋１）に応答し、さらに
   、次の関係に従ってＥＯＵＴ（Ｋ）を得るための手段を
   備える内容アドレス可能メモリシステムアーキテクチャ
   。 ＥＯＵＴ（Ｋ）＝ＥＩＮ（Ｋ）＿∧［ＰＳ（Ｋ）＝ＴＳ
   （Ｋ）（Ｌ）（Ｍ＿Ｋ）］＿∧［ＴＳＬ（Ｋ＋１）（Ｌ
   ）（Ｍ＿Ｋ＿＋＿１）＝ＬＶ（Ｋ）（Ｌ）（Ｍ＿Ｋ）］
   、ただしＫ＜ｐ−１ （１５） ▲数式、化学式、表等があります▼ である特許請求の範囲第１４項記載の内容アドレス可能
   メモリシステムアーキテクチャ。 （１６）複数個の内容アドレス可能メモリ場所を備え、
   各メモリ場所はリンク値部分、内容サブフィールド部分
   および内容サブフィールド場所部分に分割され、さらに
   、 インタサブフィールドリンク入力バスを前記メモリ場所
   の前記リンク値に比較するためのリンク比較手段と、 被比較数バスを前記内容サブフィールド部分に比較する
   ための内容比較手段と、 前記リンク比較手段と前記内容比較手段双方が、整合メ
   モリ場所で有利な比較を示すとき、整合を示すため動作
   する整合手段とを備える内容アドレス可能メモリ回路。 （１７）前記整合手段が、さらに可能化入力に応答し、
   また、可能化出力を発生するために動作する特許請求の
   範囲第１６項記載の内容アドレス可能メモリ回路。 （１８）リンク値をメモリ場所の前記リンク値部分に書
   込むための手段と、内容サブフィールド値をメモリ場所
   の前記内容サブフィールド部分に書込むための手段と、
   内容サブフィールド場所をメモリ場所の前記内容サブフ
   ィールド場所部分に書込むための手段とを備える特許請
   求の範囲第１７項記載の内容アドレス可能メモリ回路。 （１９）内容サブフィールド場所を書込むための前記手
   段に応答する全指示器手段を備える特許請求の範囲第１
   ８項記載の内容アドレス可能メモリ回路。 （２０）内容サブフィールド場所を書込むための前記手
   段が、アドレスを生じるために動作する増分カウンタ手
   段を備える特許請求の範囲第１８項記載の内容アドレス
   可能メモリ回路。 （２１）内容サブフィールド場所を書込むための前記手
   段が、アドレスを生じるために動作する次のフリーアド
   レススタックを備える特許請求の範囲第２０項記載の内
   容アドレス可能メモリ回路。 （２２）前記増分カウンタおよび次のフリーアドレスス
   タックとに応答し、前記次のフリーアドレススタックが
   空のとき、前記増分カウンタの前記アドレスから得たア
   ドレスを出力するように動作し、また、前記次のフリー
   アドレススタックが空でないとき、前記次のフリーアド
   レススタックの前記アドレスから得たアドレスを出力す
   るように動作するマルチプレクサ手段を備える特許請求
   の範囲第２１項記載の内容アドレス可能メモリ回路。 （２３）前記内容比較手段が、前記被比較数バスの部分
   をマスクするためのマスク論理手段を備える特許請求の
   範囲第１６項記載の内容アドレス可能メモリ回路。 （２４）前記被比較数バスが双方向であり、前記被比較
   数バスと前記マスク論理手段とを連結するマスクラッチ
   手段を備える特許請求の範囲第２３項記載の内容アドレ
   ス可能メモリ回路。（２５）前記整合メモリ場所の内容
   サブフィールド場所部分にストアされた内容サブフィー
   ルド場所値に対応する出力をインタサブフィールドリン
   ク出力バスに発生するための手段を備える特許請求の範
   囲第１６項記載の内容アドレス可能メモリ回路。 （２６）サブフィードへの可能化書込入力に応答する回
   路不能化手段を備える特許請求の範囲第１６項記載の内
   容アドレス可能メモリ回路。（２７）セクタを含む複数
   個の内容アドレス可能メモリデバイスを備え、前記メモ
   リデバイスが最高オーダのデバイスから最低オーダのデ
   バイスへと順に配置されており、そこでは、各々のメモ
   リデバイスが被比較数サブフィールドバス、インタサブ
   フィールドリンク入力バス、インタサブフィールドリン
   ク出力バス、可能化入力および可能化出力を有しており
   、さらに、 より高いオーダのデバイスのインタサブフィールドリン
   ク出力バスを、前記セクタ内の隣接する、次に低いオー
   ダのデバイスのインタサブフィールド入力リンクバスに
   連結する手段と、 より高いオーダのデバイスの可能化出力を、前記セクタ
   内の隣接する次に低いオーダのデバイスの可能化入力に
   結合する手段とを備える内容アドレス可能メモリシステ
   ム。 （２８）前記セクタが、第１の複数個の内容アドレス可
   能デバイスを有する第１セクタであり、さらに前記第１
   の複数個の内容アドレス可能メモリデバイスと１対１に
   対応する第２の複数個の内容アドレス可能デバイスを有
   する第２セクタと、前記第１セクタと前記第２セクタの
   対応するデバイスを同じ被比較数サブフィールドバスに
   結合するための手段とを備える特許請求の範囲第２７項
   記載の内容アドレス可能メモリシステム。 （２９）前記メモリデバイスの各々が、デバイス内のメ
   モリ場所がすべて使用されてしまったときを示すデバイ
   ス全出力を含む特許請求の範囲第２７項記載の内容アド
   レス可能メモリシステム。（３０）前記セクタの前記複
   数個のメモリデバイスの前記デバイス全出力に応答し、
   セクタ全出力を生じるために動作する手段を備える特許
   請求の範囲第２９項記載の内容アドレス可能メモリシス
   テム。 （３１）前記第１セクタの前記メモリデバイスの各々が
   、デバイス全出力を含む特許請求の範囲第２８項記載の
   内容アドレス可能メモリシステム。 （３２）前記第１セクタの前記メモリデバイスの前記デ
   バイス全出力に応答し、第１セクタ全出力を生ずるため
   に動作する手段を備える特許請求の範囲第３１項記載の
   内容アドレス可能メモリシステム。 （３３）前記第２セクタの前記メモリデバイスの各々が
   、前記第１セクタ全出力に結合する書込可能化入力を含
   む特許請求の範囲第３２項記載の内容アドレス可能メモ
   リシステム。 （３４）前記最低オーダのデバイスに結合され、前記最
   低オーダのデバイスにより生じる多数応答をシーケンシ
   ャルに取扱うことを許容する多数応答取扱い手段を備え
   る特許請求の範囲第２７項記載の内容アドレス可能メモ
   リシステム。（３５）前記第１セクタの前記最低オーダ
   のデバイスに結合される第１多数応答取扱い手段と、前
   記第２セクタの最低オーダのデバイスに結合される第２
   多数応答取扱い手段とを備え、前記第１多数応答取扱い
   手段が前記第１セクタより生じる多数応答のシーケンシ
   ャルな取扱いを許容し、前記第２多数応答取扱い手段が
   前記第２セクタより生じる多数応答のシーケンシャルな
   取扱いを許容する特許請求の範囲第２８項記載の内容ア
   ドレス可能メモリシステム。 （３６）前記セクタの前記最低オーダのデバイスにより
   アドレスされた関連データをストアするためのランダム
   記憶手段を備える特許請求の範囲第２７項記載の内容ア
   ドレス可能メモリシステム。 （３７）前記第１セクタの前記最低オーダのデバイスに
   よりアドレスされた関連データをストアするための第１
   ランダム記憶手段と、前記第２セクタの最低オーダのデ
   バイスによりアドレスされた関連データをストアするた
   めの第２ランダム記憶手段とを備える特許請求の範囲第
   ２８項記載の内容アドレス可能メモリシステム。