JPS62126627A - 三次元エピタキシヤル構造体の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ０発明が解決しようとする問題点 Ｄ０問題点を解決するための手段 Ｅ、実施例 Ｅ１１本発明の三次元構造体（第２図）Ｅ２．三次元構
造体の製造方法（第１図（Ａ）乃至（Ｆ）） Ｅ３．金属Ａ及びＢの選択基準 Ｅ４．実施例の具体例 Ｅ５．代替製造方法（第３図（Ａ）乃至（Ｅ））Ｆ１発
明の効果 Ａ、産業上の利用分野 本発明はエピタキシャル三次元（以下「３Ｄ」と略記）
半導体構造体及びその製造方法に関し、具体的には埋込
エピタキシャル・パターン及びエピタキシャル半導体層
を含むプレーナ３Ｄエピタキシヤル構造体の製造方法に
関する。

Ｂ、従来技術 従来より、主として、デバイス及び回路を形成する導体
パターンの横方向の寸法を減少することにより、高い記
憶及び論理密度をもつ半導体デバイス構造が製造されて
いる。しかしながら、小さなデバイス及びパターンを形
成する、又デバイスを密に集積するには限界がある。特
に熱の放散は、達成し得る最終的なデバイス及び回路密
度における限定的な要因である。そこで、デバイスの寸
法を減少し、あるいはこれ等を互により接近させて集積
することにおける制約を回避するために、横方向の寸法
に加えて垂直方向の寸法を利用する事によって構造体の
メモリもしくは論理回路の容量製増大する三次元（３Ｄ
）構造体の可能性が考えられる様になった。これ等の目
的を達成するために、科学者は異なる型の半導体同質構
造体（ｈｏｍｏｓｔｒｕｃｔｕｒｅ）及び異質構造体（
ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）即ち単結晶複合体中
に異なる半導体材料の層の組合せを使用する事を考えた
。この型の構造体は二次元のみを利用する構造体中に存
在するもしくは存在しない電気的性質を含む選択基準の
数を増大した。

現在のデバイスの製造方法に適した半導体の３Ｄ同質構
造体もしくは異質構造体は極めて製造が＝３＝ 困難である。ｍ−ｖ族材料の組合せ、もしくはｎ−■半
導体の組合せを含む多くの方法が使用されている。これ
等の■−■もしくはｌｌ−ＶＩ半導体は同し装置中で三
元材料との組合せ、例えば、ＧａＡｓ及びＧａＡ　Ｑ　
Ａｓとして提案されている。これにおいては、三元添加
物の量がわずかに異なる層の組成を勾配的に変化させる
事によって層の最上部の不連続性が減少されている。こ
れ等の構造体は光電気デバイスに使用され、他の用途に
も提案されている。

金属層を組入れた異質構造体の例は米国特許第４４９２
９７１号に見出される。この特許には、金属ケイ化物層
を組込んだ３層半導体異質構造体が開示されている。こ
れにおいては、シリコンの単結晶より成る基板の上には
単結晶の金属ケイ化物の上層が存在する。この金属ケイ
化物は下の単結晶の完全性と非常に類似する結晶上の完
全性を有する。このために、シリコンの上層が金属ケイ
化物層上に形成されて、三次元構造体が完成される。尚
、上層はその材料が金属ケイ化物上にエピタキシャルに
成長出来るものである限りシリコン以外の材料でもよい
。

上述の特許に開示された三次元構造体は３つの別個の層
より成るものである。しかし、この特許の技術を使用す
る事によっては単結晶半導体層内に形成されるケイ化物
層（領域）を単結晶半導体層と同一平面の上部表面をな
す様にする事は出来ない。この事は金属ケイ化物が下の
シリコン層に関して横力向に延在しているのでなく、パ
ターン化している場合には特にあてはまる。パターン化
したシリコン層を平坦に出来ないという事は、金属ケイ
化物層を形成するのに使用する技術の如何にかかわらず
起こる。従って、この特許の構造体は常に３つの別個の
層を含み、その一つが金属ケイ化物層である。

金属ケイ化物領域の表面が単結晶シリコン層の表面と同
一平面上にある。即ち平坦な上部表面を与える様に金属
ケイ化物領域が単結晶シリコン層中に埋込まれた３次元
半導体構造体を形成する事が望まれる。完全に平坦な表
面を与えて、その後に形成される上層の半導体層を完全
に平坦にするためには金属ケイ化物が形成される領域に
は段、もしくは表面の不規則性があってはならない。こ
の様な全体的な平坦化は上述の米国特許第４４９２９７
１号の技術を使用しては達成出来ない。

ケイ化物形成金属の層をシリコン層上に付着して、その
後続なましして金属シリサイドを形成する時には、金属
ケイ化物はシリコン層中及びシリコン層の外側に成長す
る。金属ケイ化物の外側に成長した、即ち突出した部分
を除去して平坦な表面にしたい場合には、この除去は欠
点のある機械的な研磨工程によってのみ達成される。ま
た、反応性イオン・エツチング及び化学的エツチングを
含む任意の型の反応性エツチングは突出したシリサイド
領域及び埋込シリサイド領域の両方を除去してしまう。

この結果完全に平坦な表面を与える事は出来ない。

イオン・インプランテーションも又半導体層と同し平面
をなす埋込エピタキシャル領域を形成するための適切な
技術ではない。イオン・インプランテーションを使用す
ると、非常に薄い（約５０人）のエピタキシャル領域だ
けが形成され得る。

代表的なイオン・インプランテーションはイオン注入さ
れる領域が約１−１０個の単分子層の深さ以下である時
に使用される。

Ｃ０発明が解決しようとする問題点 本発明の目的は下の半導体層及び上の半導体層の両方と
エピタキシャルである埋込化合物領域を有する玉次元半
心体構造体を与える事にある。

本発明の他の目的は、完全に平坦的であり、半導体層の
少なくとも１つ中に埋込導電性を含む三次元エピタキシ
ャル半導体構造体を製造する技術を与えることにある。

本発明のさらに他の目的は、少なくとも２つのエピタキ
シャル半導体層を含み、これ等の層の間に半導体の少な
くとも１つの導電性金属化合物の領域が存在し、金属化
合物領域の上部表面と半導体層の１つの上部表面が略平
坦である構造体及び該構造体の製造方法を与えることに
ある。

本発明のさらに他の目的は、２つの単結晶半導−７＝ 体層を含み、該半導体層の１つが単結晶シリコンであっ
てその中に金属シリサイドの埋込領域を有し、金属ケイ
化物領域の上部表面が該金属ケイ化物領域が埋込されて
いるシリコン半導体層の上部表面と同一平面中にある三
次元半導体構造体を与えることにある。

本発明のさらに他の目的は、同じ、もしくは異なる半導
体層を使用し、２つの半導体層間に埋込まれた導電性エ
ピタキシャル領域が存在する三次元エピタキシャル単結
晶構造体及び該構造体を形成する方法を与えることにあ
る。

本発明のさらに他の目的は、単結晶シリコンの第１の層
の中に金属シリサイド領域が埋込まれ、金属シリサイド
の上部表面が単結晶シリコン層の上部表面と同−表面内
にあり、上記第１の単結晶シリコン層と金属シリサイド
領域の両方とエピタキシャルである材料の上層を含むエ
ピタキシャル３次元構造体を製造する方法を与えること
にある。

Ｄ０問題点を解決するための手段 本発明は選択された化合物（例えば導電性材料）が半導
体単結晶層中にエピタキシャル的に形成された三次元構
造体に関する。この構造体により、デバイス及び回路密
度が著しく増大し、現在使用されている通常のバイポー
ラ及びＭＯ８ＦＥＴ装置以外の型のデバイス構造体が与
えられる。３Ｄ槽構造はシリコンの様な単結晶半導体材
料の第１の層を有し、その中に導線が埋板まれでいる。

導線の上部表面は平坦で単結晶半導体層の−Ｌ部表面と
同一平面内にある。これによって平坦な基板が形成され
、その上に他の層がエピタキシャルに形成される。この
他の層は第１の半導体層と同じ材料でもよく、異なる材
料でもよい。好ましい実施例では、第１の単結晶半導体
材料はシリコンであり、埋込化合物はシリコン層中にエ
ピタキシャルに形成された金属ケイ化物導体であり、上
部層も又エピタキシャルな単結晶シリコンである。この
様にして複数の層が積層され、例えば単結晶半導体材料
及び金属ケイ化物導線の交互層より成る三次元構造体が
与えられる。

三次元構造体を形成する本発明の方法は完全な平坦面を
与え、導体は下の単結晶半導体層中に埋込まれ、導体の
上部表面が半導体層の上部表面と完全に同一平面内にあ
る様にする。この平坦な構造体はその後エピタキシャル
単結晶層を付着するのに適している。本発明の実施例に
おいては、埋込導体は埋込導送導体を形成する材料の外
に出発材料を使用する方法が与えられる。これ等の追加
の材料の残部は化学反応によってエツチングされる。こ
の時埋込導体がエッチ・ストップとして働く。従ってエ
ピタキシャル導体が埋込まれている半導体結晶の表面か
ら突出している出発材料の部分は埋込導体をエツチング
する事なく除去出来る。

この選択的エツチングは導体が埋込まれている半導体層
の表面と同一平面内にある埋込導体の表面で停止し、そ
の上にエピタキシャル的に単結晶製成長出来る平坦な平
面を与える。

Ｅ、実施例 Ｅｌ、本発明の３Ｄ溝構造（第２図）　　′本発明に従
い、導体の様な埋込エピタキシャル領域を有し、埋込（
導電性）領域の最上部表面が、埋込まれている半導体層
と同じ平面にある平坦な３Ｄ工ピタキシヤル構造体がげ
えられる。この構造体を第２図に示す。図で第１の層１
０は単結晶半導体層であり、その中に層１０とエピタキ
シャルな単結晶材料である埋込領域１２が存在する。

領域１２の上部表面１４は層１０の」二部表面１６と同
じ平面内にある。この構造体の最」二部層］８は層１０
と同じ材料のエピタキシャル単結晶層である。層１８は
半導体層１０及び領域１２上にエピタキシャルに形成さ
れる限り異なる材料でもよい。

種々の層１０．１２及び１８を形成するための材料の例
としては、層１０は単結晶のシリコン層、領域１２はシ
リコン層１０とエピタキシャルである導電性の金属ケイ
化物でよい。最」二部の単結晶層１８は層１０及び１２
とエピタキシャルをなすエピタキシャル・シリコン層も
しくは他の材料の層でよい。この様な他の材料は例えば
ＣａＦ２である。従って第２図の３Ｄ溝構造は同質構造
体もしくは異質構造体のいずれかである。

−１１＝ この分野の専門家にとっては、本発明の原理は例示的実
施例として以下に説明する材料以外にも拡張出来る事は
明らかであろう。例えば現時点ではシリコンをベースと
する材料が商業的に最も興味のあるものであるが、Ｇ’
ｅの様な他の半導体材料も使用できる。さらに、Ｇ’ａ
Ａｓの様な材料及び三元化合物を含む他の化合物も、平
坦な境界面を有する様にエピタキシャルに成長出来る単
結晶であるかぎり使用出来る。

Ｅ２．３Ｄ溝構造の製造方法 第１八図ないし第１Ｆ図は第２図の平坦な単結晶構造体
を形成する本発明の方法を示す。この方法の重要な点は
エピタキシャル化合物領域を形成する出発材料の選択に
ある。出発材料は領域１２の上部表面１４が半導体層１
ｏの上部表面１６と同一平面内にある事を確実にするた
めの正確なエッチ・ストップが形成される様に選択され
る。

具体的に説明すると、第１Ａ図は上部にパターン化され
たレジスト層２ｏを有する単結晶半導体層１０を示す。

レジスト層２ｏは後に導電性領域１２を形成するのに使
用する材料のための選択的位置を与えるのに使用する任
意の型のマスキング層である。説明を容易にするために
、第１Ａ図〜第１Ｆ図はシリコンをベースとする実施例
として説明する。従って層１０はシリコンの単結晶層、
領域１２は導電性の金属ケイ化物である。

第１Ｂ図で、合金層２２がレジスト層２ｏ及びシリコン
層１０の露出領域上に付着される。層２２は組成的に均
一で金属Ａ及びＢの量並びに半導体層１０中に形成され
る金属領域１２の厚さに従って選択される厚さを有する
合金（例えばＡｘＢｙ）より成る。合金層２２は蒸着も
しくはスパッタリングのいずれかを使用する成分の同時
付着によって容易に形成される。

金属Ａは成る時間、温度及び雰囲気のアニール条件でシ
リコンの半導体層１０と反応して金属ケイ化物になるも
のから選択される。形成される金属ケイ化物相はシリコ
ン層とエピタキシャルな境界を形成するものから選択さ
れる。この様なエピタキシャル相はこの分野で良く知ら
れていて、種々の金属−シリコン系の２元状態図を参照
する事によって決定出来る。例えば１９７４年第６回国
際真空学会論文集のに、Ｎ、ツー等著の論文（Ｋ。

Ｎ、Ｔｕ　ｅｔ　ａｌ、　Ｐｒｏｃ＋５ｉｘｔｈ　Ｉｎ
ｔｅｒｎａｔｉｏｎａｌＶａｃｕｕｍ　Ｃｏｎｇｒｅｓ
ｓ、　１９７４）　、１．９７４年刊日本応用物理学論
文集、補遺２、第１部、第６６９頁（Ｊａｐａｎ、　Ｊ
、　Ａｐｐｌ、　Ｐｈｙｓ、　５ｕｐｐ１．２．　ｐｔ
、　１゜１９７４、Ｐａｇｅ　６．６９　）及び１９８
２年刊固体薄膜第９３巻、第７７−９０頁のＲ，Ｔ、ソ
ング等の論文（ＲｌＴ、　Ｔｕｎｇ　Ｊ　ａｌ、　Ｔｈ
１ｎ　５ｏｌｉｄ　Ｆｉｌｍｓ。

９３（１９８２）、７７−９０）を参照されたい。

金属Ｂはシリコン層１０とは容易にケイ化物を形成しな
いものから選択される。たとえケイ化物を形成する様な
ものであっても金属Ａのケイ化物を形成するために選択
したアニール時間及び温度ではケイ化物を形成しないも
のである。

第１Ｃ図において、レジスト層２０及びその上の合金層
２２を除去して、その下に金属ケイ化物領域１２を形成
したい領域のみに合金層２２を残す。

第１Ｄ図は導電性領域１２を形成するための金属ケイ化
物の形成工程を示す。第１Ｃ図の構造体を特定の時間、
温度で焼なましして、金属Ａを使用してシリコン層１０
とエピタキシャルな金属シリサイド相を形成する。アニ
ール中、金属Ａは優勢な拡散種となり、Ａ原子が、シリ
コン層１０中に拡散し、金属ＡとＳｉの流れの交換があ
る。アニールが完了すると、金属Ａの大部分は合金層２
２から消え、層１０（第１Ｄ図）上に残った層は若干の
Ｓｉ及び金属Ａの残留部分を含む金属Ｂの層である。

本発明の大きな特徴は金属ケイ化物の形成の後に単結晶
層１０の表面上に残っている層２２の性質によってこの
層が反応性エツチング技術によって除去する事が出来、
金属ケイ化物領域１２の上部表面がエッチ・ストップと
して働く点にある。

この様にして第１Ｅ図に示した様な完全に平坦な上部表
面が形成される。従って金属Ｂを選択するのに使用する
規準の１つは、この金属Ｂが金属ケイ化物１２と異なる
速度でエツチングされる事、より具体的には、残りの部
分２２（第１Ｄ図）が、下の金属シリサイド領域１２を
エツチングしない様に選択的にエツチング出来る点にあ
る。領域１２は平坦な上部表面を与え、その上にエピタ
キシャル層１８が形成される事がわかった。この様子を
第１Ｆ図に示す。この図でエピタキシャル層１８は例え
ば別のシリコンの単結晶層である。もし層２２が金属Ａ
だけから成るならば、形成される金属ケイ化物はシリコ
ン層１０内及びシリコン層１０の表面上の両方に形成さ
れる。従って完全な平坦化を妨げる階段が形成され、こ
の階段は何等かの手段で除去しない限り、第１Ｅ図に示
した様な平坦な上部表面にする事は出来ない。すなわち
、埋込金属ケイ化物と突出金属ケイ化物が同じ材料であ
る場合には、選択エツチングは可能でない。

従って突出した金属シリサイドの部分を除去するのに使
用するどの型の反応性エツチングも埋込まれた金属シリ
サイド部分を侵食してしまい、平坦な上部表面を与える
事は出来ない。ケイ化物を形成した後の層２２の残りの
部分の組成は金属ケイ＝１６− 化物の組成と異なるので、通常の技法による選択的エツ
チングが可能である。これ等の技術は化学エツチング、
ドライ・エツチングもしくはスパッタリング及び反応性
イオン・エツチングを含む。

これと対比して、層２２の出発材料がほぼ金属Ａだけを
含む場合には、平坦化は正確な制御を要する機械的な研
磨技術によってしか達成されない。

この様な研磨技術は又形成される表面の品質を悪くする
ので、層１８をエピタキシャル１こ成長させる事は可能
でない。

Ｅ３．金属Ａ及びＢの選択規準 層２２の出発材料の選択に関して、概略的な規準につい
てはすでに説明した。この項では材料Ａ及びＢの選択基
準の詳細及びこれ等の材料の相対量について説明する。

一般的なガイドラインは金属Ａがシリコン層１０とエピ
タキシャル的な金属ケイ化物を形成しなければならず、
金属Ｂが、金属Ａのケイ化物形成条件の下でケイ化物を
形成しないという点にある。さらに、ケイ化物形成後の
層２２の残りの部分の組成が選択的にエッチング出来る
ものでなければならない点にある。この一般的な背景の
中での選択基準を次に説明する。

（１）元素Ａは下の半導体層とエピタキシャルである化
合物相を形成しなければならず、この化合物は容易に形
成されるものでなければならない。

下の単導体層がシリコンである場合には、好ましい化合
物は金属ケイ化物である。

（２）形成される化合物は下の半導体層とエピタキシャ
ルでなければならず、その後の上層１８の成長のための
適切な単結晶のエピタキシャル基板にならなければなら
ない。

（３）材料Ｂはシリサイドの様な化合物相を形成しては
ならない。かりにこの様な化合物相が金属Ｂによって形
成される事があっても、この相は金属Ａと下の半導体の
間に形成される化合物とは異なる条件（例えば高い温度
）で形成されなければならない。例えば、金属Ａ及びＢ
がともにケイ化物相を形成する様な場合には、金属Ａに
よって形成される金属ケイ化物相は金属Ｂによって形成
される相よりも低温で生じなければならない。これによ
って所望のエピタキシャル・ケイ化物相だけが形成され
る事、ケイ化物の形成後の層２２の残りがエツチングに
より除去されるが保証される。

（４）金属Ｂは元々存在した酸化物と強く反応して、ケ
イ化物形成前、形成中の下の半導体層１０の原表面を清
浄に出来るものである事が好ましい。

これによって金属Ａの下の半導体層１０への移動°　を
妨げる障壁が除去され、金属Ａと下の半導体層１０との
反応が完全になる。半導体層１ｏがシリコンである時は
、金属Ｂは例えばエルビウム（Ｅｒ）でよい。Ｅｒは非
常に容易に酸化して、金属Ａの下のシリコン層１０への
拡散障壁を除去する働きをなす。

（５）導電性領域１２が形成された後に残された出発材
料２２の残りは下のエピタキシャル領域１２をエツチン
グする事なく選択的にエツチング出来るものでなくては
ならない。例えば金属ケイ化物導電性領域１２の場合に
は、Ｅｒが金属Ｂとして適している。この金属及びＳｉ
及び金属Ａの残りの部分はこの分野で良く知られている
化学的もしくけ反応性イオン・エツチング技法を使用し
て容易に優先的にエッチされる。

（６）出発材料Ａ及びＢの選択に際し、金属Ａは材料Ｂ
から離脱して、合金２２から下の半導体の表面に拡散す
るものでなければならない。しかしながら、この条件は
制約的ではない。それはアニールの温度を上昇してＡを
Ｂから離脱させて下の単導体層１０中に拡散させる事が
出来るからである。下層１０がシリコンで領域１２がケ
イ化物である例では、金属Ａの代表的な例としてＰｔ、
　Ｐｄ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｖ、Ｎｂ、Ｔａ及びｃ
。

がある。特定の範囲に限られるが、Ｔｉも使用出来る。

それはＴｉＳｉ２が（１１１）Ｓｉと成る程度エピタキ
シャルをなすからである。しかしながら、格子の整合性
が良好でないので、成る欠陥が生じ、エピタキシャルＴ
　ｉ　Ｓ　ｉ　２の厚さは約１００Å以下に制限される
。金属Ｂは希土類金属（Ｅｒ、　Ｇｄ、Ｄｙ、・・・・
）もしくは耐火性金属である。

（７）材料ＡとＢは加熱しても強く結合してはならす、
金属Ａが容易に離脱して、下の半導体層１０と化合物を
形成するものでなくてはならない。

材料Ａ、Ｂは主に均一なアモルファス合金を形成し、一
部は弱い化合物を形成するものでなくてはならない。こ
の条件を満足させるためには、材料Ａ及びＢの量を若干
変化させて、出発合金２２中に非化学量論的な部分が存
在する事を保証しなくてはならない。上述の様に、同時
スパッタリングもしくは同時蒸着技術を使用して出発材
料２２を形成すると、均一なアモルファス合金が容易に
形成出来る。

（８）出発合金層２２中の材料Ａ及びＢの量の比は所望
の厚さのエピタキシャル化合物１２を与える様に選択さ
れる。しかしながら、一般に下の半導体１０と化合物を
形成する金属Ａの量は、出発合金ＡｘＢｙの約８０％を
越えてはならない。もし金属Ａが多過ぎると、化合物形
成後に残される残渣がエピタキシャル化合物領域１２と
同じ様になり、選択的にエツチング出来なくなる。しか
しながら金属Ａの正確な量は所望の導電性化合物を与え
るために一般に使用される量よりも少い。具体的な量は
通常使用される量より略り０％少ない。

例えば、金属ＡとしてＰｄ、金属ＢとしてＥｒを使用す
る場合には、一般に合金Ｐｄ７ｏＥｒ３ｏを使用して、
（１１１）シリコン上にエピタキシャルに成長するエピ
タキシャル・シリコン相Ｐｄ２Ｓｉを形成する。しかし
ながら出発合金のＰｄの量を略６０％にしても本発明の
目的に適している。金属Ａの量を一般に使用している量
以下に減少する場合の例は出発合金ＡｘＢｙの組成が望
まれている程組成的に均一でない場合である。化合物形
成金属Ａを少く使用する事によって、エピタキシャル化
合物領域１２が半導体層］０の表面上に突出する可能性
が減少する。

（９）出発合金は２元合金に限定されない。３元合金も
しくはドーパントを含む合金も使用出来る。

例えば、少量のＳｉを出発合金に加えて、下のＳｉ層１
０から出発合金２２に導入されるＳｉ原子の量を少なく
する事が出来る。合金をドーピングする他の理由は合金
をより安定にするため、即ち出発材料自体が化合物を形
成する傾向を減少するため、もしくはアニール後により
容易にエツチング出来る残留物を与えるためである。こ
の分野の専門家にとっては、本発明のガイドラインの範
囲内で種々の組合せが使用出来る事が容易に明らかであ
ろう。

（ｉｏ）出発材料の層２２の厚さは下の半導体層１０中
に形成されるべきエピタキシャル導電性領域１２の所望
の深さに従って選択される。この様な事はこの分野の専
門家にとって一般に知られている事であり、さらに詳細
には説明しない。アニールにより領域１２を形成した後
の出発材料２２の残留物は選択的にエツチングされて平
坦なエピタキシャルな表面を残すので、出発材料２２の
厚さは主にエピタキシャル領域１２の所望の厚さに従っ
て選択される。これによって設計者には３Ｄ構造体を与
える際に著しい柔軟性が与えられる。さらに、出発材料
は任意の所望の形状に従ってパターン化出来るので、同
じパターンの下の導電性領域１２を形成出来る。これに
よってｘｙ平面で相互接続する可能性のみならず、ｘｙ
平面に垂直な方向に相互接続する可能性が生ずる。さら
にコンタクト及びゲート電極の様な機能を与える導電性
領域を与える可能性がある。

Ｅ４．実施例の具体例 以下の実施例は、特に下の半導体層がシリコン層である
場合の本発明の具体例である。上述の様に、金属ケイ化
物より成る導電性領域が特に好ましいものである。エピ
タキシャル導電性ケイ化物を形成するのに適した金属Ａ
はＰｔ、Ｐｄ、Ｎｉ、Ｃｒ、Ｍｏ、Ｗ、Ｖ％Ｎｂ、Ｔａ
及びｃｏである。

これ等の金属すべてはシリコンとエピタキシャルな金属
シリサイドを形成する事が出来る。例えばＮｉＳｉ２及
びＣＯＳ　１２は（１００）シリコン及び（１１１）シ
リコン上にエピタキシャルに成長する。Ｐｄ、Ｓｉは（
１１１）シリコン上にエピタキシャルに成長するが、（
１００）Ｓｉ上にはｐｄ２Ｓｉ及びＰｔＳｉの小さな結
晶がエピタキシャルに成長する。ＣｒＳｉ２、ＭｏＳｉ
２、Ｗ　Ｓ　ｉ　２、ＶＳｉ２、ＮｂＳｉ２及びＴａＳ
ｉ２はすへて（１１，１−）シリコン」二にエピタキシ
ャルに成長出来る。上述の様にＴｉＳｉ、はＳｉとは完
全には格子が整合せず、欠陥を導入する事なしには約１
００Å以上の厚さにエピタキシャルには成長出来ない。

金属ケイ化物Ｆｅ５ｊ２及びＺｒＳｉ２についても同じ
事が云える。これ等の例に対する金属Ａの比は出発合金
２２及びその厚さに依存して約２０乃至、約８０原子％
に変える事が出来、他方アニールの温度及び時間は約２
００℃乃至約８００℃に、約３０分乃至約２時間に変化
する。

適切な例は、シリコンの下の層の中にＰｄシリサイドの
エピタキシャル領域が形成され、Ｐｄシリサイド及び非
反応シリコンの最上部表面が平坦な例である。出発材料
はＰｄ７ｏＥｒ、。であり、材料ＢはＥｒである。１時
間にねたり略３５０℃でＳｉ　　（１００）上のこの合
金を焼なましする事によってＰｄ２Ｓｉのエピタキシャ
ル領域１２を生ずる。領域１２のテストは規則正しいモ
アレ・パターンによって明らかな様にエピタキシャルに
成長している事を示した。エピタキシャル領域の周辺は
Ｓｊの＜　１．００　＞方向に沿う選択的方向を有する
。

上述の例において、出発材料２２の残留物は主にＥｒ、
及び少量のＳｉ及びＰｄより成る。この残留物は化学エ
ツチング、ドライ・エツチングもしくはスパッタリング
によって優先的に除去されエピタキシャルＰｄケイ化物
相Ｐｄ２Ｓｉを露出した平坦な表面髪得る。この後に１
例えばシリコンもしくはＣａＦ、、のような他の材料が
成長出来る。

他の例としては出発材料ＡｘＢｙはＮ　ｊ３３　Ｅ　ｒ
６７の組成比を有するＮｉ−Ｅｒ合金がある。適切な時
間及び温度のアニールによってシリコンとエピタキシャ
ル相をなすケイ化金属相Ｎｉ　Ｓ　ｉ２が形成される。

選択的エツチングの後に、反応性シリコン層及びエピタ
キシャルのニッケル・シリコン相の平坦な表面が得られ
る。次に最上部の層１８がこの基板上にエピタキシャル
に成長される。

本発明の実施例において、追加のエピタキシャルが−に
の層１８」二に形成出来る事は容易に明らかであろう。

本発明の他の実施例ではエピタキシャル領域１２を形成
するための化合物形成段階は層２２の出発合金の組成、
この層の厚さ及び焼なまし条件を変化させる事によって
自由に制御出来る。さらに出発材料２２が第１図に示し
た様なパターン化層でなく連続層（第３Ａ図−第３Ｅ図
）である時は、エピタキシャル領域１２のパターンは走
査エネルギ・ビームもしくはパターン化したエネルギ・
ビームを使用して出発合金及び下の半導体層を居所的に
加熱する事によって形成される。勿論、この方法によっ
て第１Ａ図に示されたパターン化マスクもしくはレジス
ト層２０の必要がなくなる。出発材料から化合物エピタ
キシャル領域１２を形成し、化合物の形成の後に残った
一出発材料が除去されて、化合物と非反応半堪体層１０
の平坦な表面を形成する本発明には、任意の適当な技術
が使用出来る。

Ｅ５．他の実施例の製造方法 第１Ａ図〜第１Ｆ図の３Ｄエピタキシャル構造２７一 体を与える別の方法を第３Ａ図〜第３Ｅ図に示す。

この方法ではパターン化されていない合金層から出発し
て局所的加熱を使用してエピタキシャル化合物領域のパ
ターンを形成する。尚、理解を容易にするために、第１
Ａ図〜第１Ｆ図の実施例の対応する層と同じ参照番号が
第３Ａ図〜第３Ｅ図においても使用される。

第３Ａ図〜第３Ｅ図中の種々の層に使用される材料は第
１Ａ図〜第１Ｆ図と同一であるので、以下の説明では詳
細には説明されない。

第３Ａ図において、合金層２２は第１Ａ図及び第１Ｂ図
に示した様にパターン化されないまま、単結晶層１０の
全上部表面上に付着される。エピタキシャル化合物領域
１２のパターンを形成するために、第３Ｂ図に示した様
に局所的加熱を使用する。従ってフォトンの様なエネル
ギ粒子のビーム２４を使用して層２２の局所領域２６を
加熱する。この加熱段階は第３Ｃ図に示した局所的エピ
タキシャル化合物領域１２を形成する。

エピタキシャル化合物１２を形成した後、材料Ａが涸渇
した局所領域２６を含む層２２の残留物が第１Ｅ図に関
して説明した技術を使用して選択的に除去される。エピ
タキシャル領域１２の異質の材料がエッチ・ストップを
なし、その中に埋込エピタキシャル領域１２を有する基
板１０が残きれる。

第３Ｅ図で、単結晶の」二部層１８が層１０の非反応部
分上及びエピタキシャル化合物領域１２上にエピタキシ
ャルに成長される。

Ｆ０発明の効果 本発明に従い下の半導体層及び上の半導体層の両方とエ
ピタキシャルである埋込化合物領域を有する三次元半導
体構造体が与えられる。

【図面の簡単な説明】

第１Ａ図〜第１Ｆ図は平坦な３Ｄ構造体を製造する方法
を示した倒立面図である。第２図は第１図の方法に従っ
て製造される３Ｄ構造体の倒立面図である。第３Ａ図〜
第３Ｅ図は本発明に従う３Ｄ構造体を製造する代替方法
を示す倒立面図である。 １０・・・・単結晶半導体層、１２・・・・埋込エピタ
キシャル領域、１４・・・・領域１２の表面、１６・・
・・層１０の表面、１８・・・・エピタキシャル単結晶
層、２０・・・・レジスト層、２２・・・・合金層。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ｚ１２

Claims (4)

【特許請求の範囲】
1. （１）（ａ）単結晶半導体材料の第１の層を設け、（ｂ
   ）元素Ａを上記半導体材料とエピタキシャル化合物を形
   成する元素とし、元素Ｂを、上記元素Ａと上記半導体材
   料の上記エピタキシャル化合物を形成するための加熱工
   程に使用する温度及び時間では上記半導体材料とは容易
   に化合物を形成しない元素として、上記第１の層上に少
   なくとも元素Ａ及びＢを含む組成物より成る層を形成し
   、（ｃ）上記組成物及び上記第１の半導体層を加熱して
   上記半導体層中に上記エピタキシャル化合物を形成し、 （ｄ）上記組成物を、上記エピタキシャル化合物をエッ
   チング停止層として上記エピタキシャル化合物の表面迄
   除去して、上記エピタキシャル化合物の上部表面及び半
   導体材料の上記第１の層の非反応表面部分より成る平坦
   な表面を形成し、（ｅ）上記エピタキシャル化合物及び
   上記半導体材料の第１の層上に単結晶材料の上部層をエ
   ピタキシャル的に形成する工程を有する、 三次元エピタキシャル構造体の製造方法。
2. （２）上記第１の層がシリコンであり、上記元素Ａが金
   属であり、上記エピタキシャル化合物がケイ化金属であ
   る特許請求の範囲第（１）項記載の方法。
3. （３）上記元素Ａが、Ｐｄ、Ｐｔ、Ｎｉ、Ｃｏ、Ｃｒ、
   Ｍｏ、Ｗ、Ｖ、Ｎｂ、Ｔａ及びＴｉの群から選ばれたも
   のである特許請求の範囲第（２）項記載の方法。
4. （４）上記エピタキシャル的に形成された上部層がシリ
   コンである特許請求の範囲第（３）項に記載の方法。