JPS62122465A - Clamp circuit - Google Patents
Clamp circuitInfo
- Publication number
- JPS62122465A JPS62122465A JP26340685A JP26340685A JPS62122465A JP S62122465 A JPS62122465 A JP S62122465A JP 26340685 A JP26340685 A JP 26340685A JP 26340685 A JP26340685 A JP 26340685A JP S62122465 A JPS62122465 A JP S62122465A
- Authority
- JP
- Japan
- Prior art keywords
- level
- time constant
- video signal
- circuit
- fluctuation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Picture Signal Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクランプ回路に関し、特にビデオ信号の同期部
分のあらかじめ定められた区間のビデオ信号をあらかじ
め定められた基準レベルになるように制御するクランプ
回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a clamp circuit, and particularly to a clamp circuit that controls a video signal in a predetermined section of a synchronized portion of a video signal to a predetermined reference level. Regarding circuits.
従来、この種のクランプ回路は、ビデオ信号の同期部分
のあらかじめ定められた区間のビデオ信号レベルとあら
かじめ定められた基準レベルの大小とをデジタルにて判
定した結果をある一定の時定数をもったアナログオフセ
ット電圧に変換し、ビデオ信号にこのアナログオフセッ
ト電圧を与えてビデオ信号レベルの制御を行っていた。Conventionally, this type of clamp circuit digitally determines the magnitude of the video signal level in a predetermined section of the synchronized portion of the video signal and a predetermined reference level, and calculates the result with a certain time constant. The video signal level was controlled by converting it into an analog offset voltage and applying this analog offset voltage to the video signal.
上述した従来のクランプ回路は、判定の結果をある一定
の時定数をもったアナログオフセット電圧に変換してビ
デオ信号レベルの制御を行っているので、ビデオ信号レ
ベルの変動量が大きい場合にはビデオ信号レベルを基準
レベルに制御するまでの時間が長くなるという欠点があ
る。The conventional clamp circuit described above controls the video signal level by converting the judgment result into an analog offset voltage with a certain time constant, so if the amount of variation in the video signal level is large, the video This has the disadvantage that it takes a long time to control the signal level to the reference level.
本発明の目的は、上述の点に鑑み、ビデオ信号レベルを
制jBする時間を短くすることができるクランプ回路を
提供することにある。SUMMARY OF THE INVENTION In view of the above, an object of the present invention is to provide a clamp circuit that can shorten the time it takes to control a video signal level.
本発明のクランプ回路は、ビデオ信号の同期部分のあら
かしめ定められた区間のビデオ信号レベルがあらかじめ
定められた基準レベルになるように前記ビデオ信号レベ
ルと前記基準レベルとの大小をデジタルにて判定しその
結果を時定数を有するアナログオフセント電圧に変換し
て前記ビデオ信号に与えることによって前記ビデオ信号
レベルの制御を行うクランプ回路において、前記ビデオ
信号レベルの変動量とあらかじめ定められた複数のしき
い値との大小をデジタルにて判定する変動判定回路と、
この変動判定回路で前記ビデオ信号レベルの変動量が大
きいと判定された場合には前記時定数が小さくなるよう
に前記ビデオ信号レベルの変動量が小さいと判定された
場合には前記時定数が大きくになるように前記時定数を
切り換えて前記アナログオフセント電圧に与える時定数
切換回路とを有する。The clamp circuit of the present invention digitally determines the magnitude of the video signal level and the reference level so that the video signal level in a predetermined section of the synchronous part of the video signal becomes a predetermined reference level. The clamp circuit controls the video signal level by converting the result into an analog offset voltage having a time constant and applying it to the video signal. a fluctuation determination circuit that digitally determines the magnitude of the difference from the threshold;
If the variation determination circuit determines that the amount of variation in the video signal level is large, the time constant becomes small; and if the variation determination circuit determines that the amount of variation in the video signal level is small, the time constant becomes large. and a time constant switching circuit that switches the time constant and applies it to the analog offset voltage so that .
次に、本発明についてM面を参照して説明する。 Next, the present invention will be explained with reference to the M plane.
図は本発明の一実施例のブロック図である。本実施例の
クランプ回路は、入力端子lに人力されたビデオ信号の
同期部分のあらかじめ定められた区間のビデ第13号レ
ベルとあらかしめ定められた基準レベルとの大小をデジ
タルにて判定する判定回路2、ビデオ信号レベルの変動
量とあらかじめ定められた複数のしきい値との大小をデ
ジタルにて判定する変動判定回路3、判定回路2での判
定結果をアナログオフセット電圧に変換する変換回路4
、変動判定回路3での判定結果に応じて複数の時定数を
切り換える時定数切換口1IPi5および時定数切換回
路5で出力される時定数をもったアナログオフセント電
圧をビデオ信号に加えてビデオ信号レベルの制御を行う
11?11回路6から構成されている。The figure is a block diagram of one embodiment of the present invention. The clamp circuit of this embodiment digitally determines the magnitude of the video signal No. 13 level in a predetermined section of the synchronized portion of the video signal inputted to the input terminal l and a predetermined reference level. A circuit 2, a fluctuation determination circuit 3 that digitally determines the magnitude of the amount of variation in the video signal level and a plurality of predetermined threshold values, and a conversion circuit 4 that converts the determination result in the determination circuit 2 into an analog offset voltage.
, an analog offset voltage with a time constant outputted from the time constant switching port 1IPi5 and the time constant switching circuit 5, which switches a plurality of time constants according to the judgment result of the fluctuation judgment circuit 3, is added to the video signal to generate the video signal. It is composed of 11?11 circuits 6 that control the level.
判定回路2は、ビデオ信号の水平同期部分のあらかじめ
定められた区間のビデオ信号レベルのデジタルコードが
あらかじめ定められた基準レベルのデジタルコードより
大きい場合にロジックレベル“0”を出力する第1の判
定回路9と、あらかじめ定められた基準レベルのデジタ
ルコードより小さい場合にロジックレベル“O”を出力
する第2の判定回路IOとから構成されている。A first determination circuit 2 outputs a logic level "0" when the digital code of the video signal level in a predetermined section of the horizontal synchronization portion of the video signal is greater than the digital code of a predetermined reference level. It consists of a circuit 9 and a second judgment circuit IO which outputs a logic level "O" when the digital code is smaller than a predetermined reference level.
変換回路4は、ビデオ信号レベルが基準レベルより大き
い場合にオフセット電圧を下げるための電圧Cを作る第
1のスイッチ11と、ビデオ信号レベルが基準レベルよ
り小さい場合にオフセット電圧aを上げるための電圧d
を作る第2のスイッチ12とを備え、第1の判定回路9
または第2の判定回路10のロジックレベル“0”の出
力に応じて第1のスイッチ11または第2のスイッチ1
2が閉しられてオフセット電圧aのレベルを制御する。The conversion circuit 4 includes a first switch 11 that creates a voltage C for lowering the offset voltage when the video signal level is higher than the reference level, and a voltage for raising the offset voltage a when the video signal level is lower than the reference level. d
and a second switch 12 that makes the first determination circuit 9
or the first switch 11 or the second switch 1 depending on the logic level “0” output of the second determination circuit 10.
2 is closed to control the level of offset voltage a.
変動判定回路3は、ビデオ信号の水平同期部分のあらか
じめ定められた区間のビデオ信号レベルのデジタルコー
ドがあらかじめ定められた変動量(7)mlのしきい値
より大きい場合にロジックレベル“0”を出力する第1
の変動判定回路13と、変動量の第2のしきい値(第1
のしきい値〉第2のしきい値)より大きい場合にロジッ
クレベル“0“を出力する第2の変動判定回路14と、
変動量の第2のしきい値以下の場合にロジックレベル“
0”を出力する第3の変動判定回路15とから構成され
ている。The fluctuation determination circuit 3 determines logic level "0" when the digital code of the video signal level in a predetermined section of the horizontal synchronization portion of the video signal is larger than a threshold of a predetermined fluctuation amount (7) ml. The first output
fluctuation determination circuit 13, and a second threshold value (first threshold value) for the amount of fluctuation.
a second fluctuation determination circuit 14 that outputs a logic level "0" when the threshold value is larger than a second threshold value);
If the amount of variation is less than or equal to the second threshold, the logic level “
and a third fluctuation determination circuit 15 that outputs "0".
時定数切換回路5は、第1の時定数回路16、第2の時
定数回路17および第3の時定数回路18と、これら時
定数回路16〜18をそれぞれ作動させるスイッチ19
〜21とから構成されている。時定数回路16〜18は
、それぞれ変動判定回路13〜15の出力がロジックレ
ベル“O”のときにのみスイッチ19〜21が閉じられ
て時定数13号e −gを出力する。ビデオ信号レベル
の変動量が大きい場合には小さな時定数に、変動量が小
さい場合には大きな時定数になるように時定数信号e
−gの時定数はe<(くgに選ばれている。The time constant switching circuit 5 includes a first time constant circuit 16, a second time constant circuit 17, a third time constant circuit 18, and switches 19 for operating these time constant circuits 16 to 18, respectively.
~21. In the time constant circuits 16 to 18, the switches 19 to 21 are closed only when the outputs of the fluctuation determination circuits 13 to 15 are at the logic level "O", respectively, and output the time constant No. 13 e - g. When the amount of variation in the video signal level is large, the time constant is set to a small time constant, and when the amount of variation is small, the time constant is set to a large time constant.
The time constant of −g is chosen such that e<(g.
制御回路6は、一方の入力端が入力端子lに接続され、
他方の入力端が接地されたビデオアンプ7と、ビデオア
ンプ7に接続された8ビツトのアナログデジタル変換器
8とから構成されている。The control circuit 6 has one input terminal connected to the input terminal l,
It consists of a video amplifier 7 whose other input terminal is grounded, and an 8-bit analog-to-digital converter 8 connected to the video amplifier 7.
次に、このように構成された本実施例のクランプ回路の
動作について説明する。Next, the operation of the clamp circuit of this embodiment configured as described above will be explained.
入力端子1に人力されたビデオ信号は、オフセット電圧
aとともにビデオアンプ7で増幅されてアナログデジタ
ル変換器8に人力され、アナログデジタル変換器8で8
ビツトのデジタル信号すに変換される。この8ビツトの
デジタル信号すは、判定回路2および変動判定回路3に
人力される。The video signal input to the input terminal 1 is amplified by the video amplifier 7 together with the offset voltage a, and is input to the analog-to-digital converter 8.
It is converted into a bit digital signal. This 8-bit digital signal is input manually to a judgment circuit 2 and a fluctuation judgment circuit 3.
判定回路2に入力されたデジタル信号すは、各判定回路
9および10でそのレベルが判定され、レベルが基準レ
ベルより大きい場合には判定回路9の出力がロジックレ
ベル“0″となり、スイッチ11が閉成されてオフセッ
ト電圧aのレベルを下げるような電圧Cがオフセット電
圧aに加えられて変換回路4から出力される。The level of the digital signal input to the judgment circuit 2 is judged by each judgment circuit 9 and 10. If the level is higher than the reference level, the output of the judgment circuit 9 becomes logic level "0" and the switch 11 is turned on. A voltage C which is closed and lowers the level of the offset voltage a is added to the offset voltage a and outputted from the conversion circuit 4.
また、デジタル信号すが基準レベルより小さい場合には
判定回路lOの出力がロジックレベル“0″となり、ス
イッチ12が閉成されてオフセノ”vNN2Oレベルを
上げるような電圧dがオフセント電圧aに加えられて変
換回路4から出力される。Further, when the digital signal is smaller than the reference level, the output of the judgment circuit 10 becomes logic level "0", the switch 12 is closed, and a voltage d is applied to the off-cent voltage a to raise the off-seno'vNN2O level. The signal is then output from the conversion circuit 4.
さらに、デジタル信号すのレベルが基準レベルと等しい
場合には、判定回路9および判定回路【0の出力のロジ
ックレベルはともに“l”となり、スイッチ11および
スイッチ12が開いて基準レベルのオフセント電圧aが
出力される。Furthermore, when the level of the digital signal S is equal to the reference level, the logic level of the outputs of the judgment circuit 9 and the judgment circuit 0 are both "L", and the switches 11 and 12 are opened to open the off-cent voltage a of the reference level. is output.
一方、変動判定回路3に入力されたデジタル信号すは、
各変動判定回路13〜15でその変動量を判定され、そ
の変動量が第1のしきい値より大きい場合には変動判定
回路13のロジックレベルが0”となり、時定数切換回
路5のスイッチ19が閉成して時定数回路16から短い
時定数信号eがオフセント電圧aに加えられる。On the other hand, the digital signal input to the fluctuation determination circuit 3 is
Each fluctuation determination circuit 13 to 15 determines the amount of fluctuation, and if the amount of fluctuation is larger than the first threshold, the logic level of the fluctuation determination circuit 13 becomes 0'', and the switch 19 of the time constant switching circuit 5 is closed, and a short time constant signal e is applied from the time constant circuit 16 to the offset voltage a.
また、変動判定回路3に人力されたデジタル信号すの変
動量が第1のしきい値より小さく第2のしきい値より大
きい場合には変動判定回路14のロジックレベルが“0
°となり、時定数切換回路5のスイッチ20が閉成して
時定数回路17から比較的短い時定数信号fがオフセッ
ト電圧aに加えられる。Further, when the amount of variation in the digital signal manually input to the variation determination circuit 3 is smaller than the first threshold value and larger than the second threshold value, the logic level of the variation determination circuit 14 is set to "0".
°, the switch 20 of the time constant switching circuit 5 is closed, and a relatively short time constant signal f is applied from the time constant circuit 17 to the offset voltage a.
さらに、変動判定回路3に入力されたデジタル信号すの
変動量が第2のしきい値より小さい場合には変動判定回
路15のロジックレベルが“O″となり、時定数切換回
路5のスイッチ21が閉成して時定数回路18から長い
時定数信号gがオフセット電圧aに710えられる。Further, when the amount of variation in the digital signal inputted to the variation determination circuit 3 is smaller than the second threshold, the logic level of the variation determination circuit 15 becomes "O", and the switch 21 of the time constant switching circuit 5 is turned off. When closed, a long time constant signal g is applied to the offset voltage a from the time constant circuit 18 at 710.
このように、ビデオ信号レベルの変動量が大きいほどオ
フセント電圧に加えられる時定数信号が短くなるので、
ビデオ信号のレベルを基準レベルに制御する時間を短く
することができる。In this way, the larger the amount of variation in the video signal level, the shorter the time constant signal added to the offset voltage.
The time required to control the level of the video signal to the reference level can be shortened.
なお、上記の実施例では変動判定回路のしきい値を3種
類としたが、しきい値が4種類以上の場合であっても本
発明を適用できることはいうまでもない。In the above embodiment, the variation determination circuit has three types of threshold values, but it goes without saying that the present invention can be applied even if there are four or more types of threshold values.
〔発明の効果]
以」二説明したように本発明は、ビデオ信号レベルの変
動量に応じて時定数を切り換えることにより、ビデオ信
号レベルを基準レベルに制御する時間を短くすることが
できる効果がある。[Effects of the Invention] As explained below, the present invention has the effect of shortening the time for controlling the video signal level to the reference level by switching the time constant according to the amount of variation in the video signal level. be.
図は本発明の一実施例のクランプ回路を示すブロック図
である。
図において、
■・・・・・入力端子、
2・・・・・判定回路、
3・・・・・変動判定回路、
4・・・・・変換回路、
5・・・・・時定数切換回路、
6・・・・・制御回路、
7・・・・・ビデオアンプ、
8・・・・・アナログデジタル変換器、9、IO・・・
判定回路、
11、、12・・ ・スイッチ、
13〜15・・・変動判定回路、
16〜I8・・・時定数回路、
19〜21・ ・・スイッチ、
a・・・・・オフセット電圧、
b・・・・・8ビットデジタル信号、
c、 d・・・電圧、
e −g・・・時定数信号である。The figure is a block diagram showing a clamp circuit according to an embodiment of the present invention. In the figure, ■... Input terminal, 2... Judgment circuit, 3... Fluctuation judgment circuit, 4... Conversion circuit, 5... Time constant switching circuit. , 6...Control circuit, 7...Video amplifier, 8...Analog-digital converter, 9, IO...
Judgment circuit, 11,, 12... Switch, 13-15... Fluctuation judgment circuit, 16-I8... Time constant circuit, 19-21... Switch, a... Offset voltage, b ...8-bit digital signal, c, d...voltage, e-g...time constant signal.
Claims (1)
デオ信号レベルがあらかじめ定められた基準レベルにな
るように前記ビデオ信号レベルと前記基準レベルとの大
小をデジタルにて判定しその結果を時定数を有するアナ
ログオフセット電圧に変換して前記ビデオ信号に与える
ことによって前記ビデオ信号レベルの制御を行うクラン
プ回路において、 前記ビデオ信号レベルの変動量とあらかじめ定められた
複数のしきい値との大小をデジタルにて判定する変動判
定回路と、 この変動判定回路で前記ビデオ信号レベルの変動量が大
きいと判定された場合には前記時定数が小さくなるよう
に前記ビデオ信号レベルの変動量が小さいと判定された
場合には前記時定数が大きくになるように前記時定数を
切り換えて前記アナログオフセット電圧に与える時定数
切換回路と、を有することを特徴とするクランプ回路。[Claims] Digitally determines the magnitude of the video signal level and the reference level so that the video signal level in a predetermined section of the synchronized portion of the video signal becomes a predetermined reference level. In a clamp circuit that controls the video signal level by converting the result into an analog offset voltage having a time constant and applying it to the video signal, the amount of variation in the video signal level and a plurality of predetermined thresholds are a fluctuation determination circuit that digitally determines the magnitude of the video signal level; and when the fluctuation determination circuit determines that the amount of fluctuation in the video signal level is large, the amount of fluctuation in the video signal level is adjusted so that the time constant becomes small. A clamp circuit comprising: a time constant switching circuit that switches the time constant so that the time constant becomes large when it is determined that the time constant is small, and applies the time constant to the analog offset voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26340685A JPS62122465A (en) | 1985-11-22 | 1985-11-22 | Clamp circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26340685A JPS62122465A (en) | 1985-11-22 | 1985-11-22 | Clamp circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62122465A true JPS62122465A (en) | 1987-06-03 |
Family
ID=17389057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26340685A Pending JPS62122465A (en) | 1985-11-22 | 1985-11-22 | Clamp circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62122465A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08122003A (en) * | 1994-10-24 | 1996-05-17 | Horubein Gazai Kk | Protractor |
JPH08228303A (en) * | 1994-11-25 | 1996-09-03 | Sgs Thomson Microelectron Sa | Circuit for fixing signal in reference value |
FR2762162A1 (en) * | 1997-04-15 | 1998-10-16 | Philips Electronics Nv | DIGITAL ALIGNMENT DEVICE |
-
1985
- 1985-11-22 JP JP26340685A patent/JPS62122465A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08122003A (en) * | 1994-10-24 | 1996-05-17 | Horubein Gazai Kk | Protractor |
JPH08228303A (en) * | 1994-11-25 | 1996-09-03 | Sgs Thomson Microelectron Sa | Circuit for fixing signal in reference value |
FR2762162A1 (en) * | 1997-04-15 | 1998-10-16 | Philips Electronics Nv | DIGITAL ALIGNMENT DEVICE |
EP0872960A1 (en) * | 1997-04-15 | 1998-10-21 | Koninklijke Philips Electronics N.V. | Digital alignment device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH01185008A (en) | Gain variable amplifier | |
US6621350B2 (en) | Switched supply for operational amplifier | |
JPS61164338A (en) | Multiplex arithmetic type digital-analog converter | |
JPS6159913A (en) | Ad converting circuit | |
JPS62122465A (en) | Clamp circuit | |
AU2001294345A1 (en) | Method and circuit for regulating the signal level fed to an analog-digital converter | |
JPS6341937U (en) | ||
JPS61203719A (en) | Signal processing circuit | |
EP0074860A3 (en) | Digital-to-analog converter | |
JPS62204617A (en) | High resolution analog-digital converter | |
JPH0446418A (en) | Digital/analog converter | |
JPS63244934A (en) | Analog/digital converter | |
JPS6314529B2 (en) | ||
JP2615717B2 (en) | Digital-to-analog converter | |
JPS619009A (en) | Digital agc circuit | |
JPS63262921A (en) | A/d conversion circuit | |
JPS63221715A (en) | A/d converter | |
JPS58147232A (en) | Digital audio disk player | |
JPS59204415A (en) | Abnormality discriminating circuit | |
JPS62104221A (en) | Drift compensation circuit for a/d converter | |
JP3004475U (en) | Electrical limit circuit | |
JPS63204911A (en) | Operational amplification circuit | |
JPH0289488A (en) | Automatic gain controller | |
JPH0983363A (en) | A/d converting circuit | |
JPS62210710A (en) | Sound volume control circuit |