JPS62119692A - Wiring pattern error detecting system - Google Patents

Wiring pattern error detecting system

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JPS62119692A
JPS62119692A JP60258480A JP25848085A JPS62119692A JP S62119692 A JPS62119692 A JP S62119692A JP 60258480 A JP60258480 A JP 60258480A JP 25848085 A JP25848085 A JP 25848085A JP S62119692 A JPS62119692 A JP S62119692A
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JP
Japan
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pattern
error
line segment
clearance
land
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JP60258480A
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Tsuneo Oka
岡 常雄
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Fujitsu Ltd
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Abstract

PURPOSE:To detect more correctly a clearance error by calculating the connecting relation between the same signal patterns, displaying as the error when constant clearance conditions are not satisfied, and comparing with the visual checking. CONSTITUTION:First, when the pattern clearance is calculated and next, the value is in the prescribed scope, it is checked whether or not the line segment is the one to connect directly, and when a pattern P and a land are not connected, a clearance (d) between the pattern P and the land is within the specified value and the fine line pattern with an inner angle of <=90 deg. and so on are not considered as the direct connection, the error is displayed on an error list 3 or a display. Thus, by calculating the connecting relation between the same signal patterns, constant clearance conditions are not satisfied, and then, by displaying as an error, the visual checking is compared and the clearance error can be detected more correctly.

Description

【発明の詳細な説明】 〔概 要〕 配線パターンエラー検出方式であって、同一の信号パタ
ーンの間の導体関係を算出することにより所定の間隙を
満たしていないパターンについて間隙エラーとして検出
しようとするものである。
[Detailed Description of the Invention] [Summary] This is a wiring pattern error detection method that attempts to detect patterns that do not fill a predetermined gap as a gap error by calculating the conductor relationship between identical signal patterns. It is something.

〔産業上の利用分野〕[Industrial application field]

本発明は、配線パターンエラー検出方式に関する。 The present invention relates to a wiring pattern error detection method.

一般に、配線基板上には搭載部品のピン接続用の導体で
あるランドと、このランド間を電気的に接続する線分と
が、それぞれパターン状態で、形成されている。
Generally, lands, which are conductors for pin connections of mounted components, and line segments that electrically connect the lands are formed in patterns on a wiring board.

本発明は、かかる配線パターン間の関係を算出し、所定
の条件を満たしていない場合には間隙エラーとして検出
するエラー検出方式に関する。
The present invention relates to an error detection method that calculates the relationship between wiring patterns and detects a gap error if a predetermined condition is not met.

〔従来の技術〕[Conventional technology]

従来、同一信号に使用する配線パターンの間における間
隙エラーは、 作業員が目視で発見するようになっていた。
Previously, gaps between wiring patterns used for the same signal had to be detected visually by workers.

即ち、検査工程で、プリント配線基板を作業員が上方か
ら目視し一定の間隙が存在すればそれを間隙エラーとし
て処理していた。
That is, in the inspection process, an operator visually inspects the printed wiring board from above and, if a certain gap exists, treats it as a gap error.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかし、従来は目視チェックのため次のような問題点が
あった。
However, conventional visual checks have had the following problems.

即ち、第7図において、L、とL2をランドパターン、
Plを第1層目の、P2を第2層目の線分パターンとす
る。この場合、同一信号であるため、本来は、間隙エラ
ーは実質的には存在しない。
That is, in FIG. 7, L and L2 are land patterns,
Let Pl be the line segment pattern of the first layer, and P2 be the line segment pattern of the second layer. In this case, since the signals are the same, there is essentially no gap error.

しかし、第1層目の目視チェックのときに、第6図の場
合でも間隙エラーEとして検出されてしまう。そのため
当該基板には、本来間隙エラーが発生していないにも拘
らず、間隙エラーが発生しているものとして処理されて
しまうという問題点があった。
However, when visually checking the first layer, a gap error E is detected even in the case shown in FIG. Therefore, there is a problem in that the substrate is treated as having a gap error even though the gap error does not originally occur in the substrate.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の目的は、上記問題点を解決し配線パターンの間
隙エラーを正確に検出することにある。
An object of the present invention is to solve the above problems and accurately detect gap errors in wiring patterns.

その手段は、第1図に示すように、先ずパターン間隙を
計算しく■)、次にその値が所定の範囲内であれば、ダ
イレクト接続する線分が否がチェツクしパターンPとラ
ンドが接続されておらず、且つパターンPとランドの間
隔dが規定値以内の時(第5図)や内角が90°以下の
細線パターン(第6図(八))などダイレクト接続とみ
なされない場合は(■)、間隙エラーとしてエラーリス
トやディスプレイ上に表示する(■)。
As shown in Figure 1, the method is to first calculate the pattern gap (■), and then, if the value is within a predetermined range, check whether there is a line segment to be directly connected and connect the pattern P and the land. If it is not considered to be a direct connection, such as when the distance d between the pattern P and the land is within the specified value (Fig. 5) or a thin line pattern with an internal angle of 90° or less (Fig. 6 (8)), ■), displayed as a gap error on the error list or display (■).

〔作 用〕[For production]

上記のとおり、本発明によれば、同一信号パターン間の
接続関係を算出することにより一定の間隙条件を満たし
ていない場合はエラーとして表示することができるので
、従来の目視チェックと比較して間隙エラーが一層正確
に検出できるようになった。
As described above, according to the present invention, by calculating the connection relationship between the same signal patterns, if a certain gap condition is not met, it can be displayed as an error. Errors can now be detected more accurately.

〔実施例〕〔Example〕

以下、本発明を、実施例により添付図面を参照して、説
明する。
The invention will now be explained by way of example with reference to the accompanying drawings.

第2図は本発明の実施例を示す図である。第2図の装置
は、パターンファイル1、演算部2により構成されてい
る。
FIG. 2 is a diagram showing an embodiment of the present invention. The apparatus shown in FIG. 2 is composed of a pattern file 1 and a calculation section 2.

パターンファイル1は、種々の配線パターン接続状態の
ランドと線分に関する情報のテーブルを格納している。
The pattern file 1 stores a table of information regarding lands and line segments in various wiring pattern connection states.

演算部2は、CPU21とメモリ22とチェック処理部
23とから構成されており、パターン間隙チェックを行
ってパターン間隙エラーを検出する。
The calculation section 2 includes a CPU 21, a memory 22, and a check processing section 23, and performs a pattern gap check to detect pattern gap errors.

CP U21は、メモリ22のテーブルに基いて同一信
号パターン間の導体間隙を算出し所定の間隙を満たして
いないパターンについては間隙エラーとして検出するメ
モリ22は上記パターンファイル1からランドテーブル
と線分テーブルを入力する。 チェック処理部23は、
上記演算に使用するプログラムが格納されている。
The CPU 21 calculates the conductor gap between the same signal patterns based on the table in the memory 22, and detects a pattern that does not satisfy a predetermined gap as a gap error.The memory 22 stores the land table and line segment table from the pattern file 1. Enter. The check processing unit 23
A program used for the above calculation is stored.

またエラーリスト3は、上記CP U21により検出さ
れた間隙エラーをリストアツブしたものである。
Error list 3 is a restoration of gap errors detected by the CPU 21.

次に、本発明に使用されるメモリの構成図即ち、上記パ
ターンファイル1からメモリ22へ入力されたテーブル
の構成を、第3図に基いて説明する。
Next, a configuration diagram of the memory used in the present invention, that is, the configuration of the table input from the pattern file 1 to the memory 22 will be explained based on FIG.

第3図(A)はランドテーブル、第3図(B)は線分テ
ーブル、第3図(C)は同層パターン線分テーブルを示
している。
FIG. 3(A) shows a land table, FIG. 3(B) shows a line segment table, and FIG. 3(C) shows a same layer pattern line segment table.

ランドテーブル(第3図(八))は、ランドL(第5図
)に関する情報であって、簡略化のため本実施例では正
方形となっている。座標は正方形の中心点の位置を示し
、またD++Dz+・・・は、正方形の中心点から各辺
までの長さを示す。
The land table (FIG. 3 (8)) is information regarding the land L (FIG. 5), and is square in this embodiment for simplicity. The coordinates indicate the position of the center point of the square, and D++Dz+... indicate the length from the center point of the square to each side.

線分テーブル(第3図(B))は、線分パターンP(第
5図)に関する情報である。
The line segment table (FIG. 3(B)) is information regarding the line segment pattern P (FIG. 5).

第3図(B)において、座標の第1番目のサフィックス
はテーブルの順序番号を、第2番目のサフィックスは線
分パターンの始点、終点を示している。例えば、(X+
+ 、Yz)は、第1番目の始点の座標を、(XI2.
Yl。)は、第1番目の終点の座標を、それぞれ示して
いる。
In FIG. 3(B), the first suffix of the coordinates indicates the order number of the table, and the second suffix indicates the starting point and ending point of the line segment pattern. For example, (X+
+, Yz) is the coordinate of the first starting point, (XI2.
Yl. ) respectively indicate the coordinates of the first end point.

W+ 、Wz 、Wy・・・はそれぞれ第1.2,3゜
・・・番目にある線分パターンの幅を、L +、 L 
2. L s・・・はそれぞれ第1.2,3.・・・番
目のパターンの層番号であることを示しでいる。同層パ
ターン線分テーブル(第3図(C))は、上記線分テー
ブル(第3図(B))から同層骨のみを編集したもので
ある。
W+, Wz, Wy... are the widths of the 1st, 2nd, 3rd... line segment patterns, respectively, and L+, L
2. Ls... are the 1st, 2nd, 3rd, and 3rd, respectively. . . . indicates the layer number of the th pattern. The same layer pattern line segment table (FIG. 3(C)) is obtained by editing only the same layer bones from the line segment table (FIG. 3(B)).

以下、上記構成を有する第2図の装置の動作を、第4図
乃至第6図に基いて、説明する。
Hereinafter, the operation of the apparatus shown in FIG. 2 having the above configuration will be explained based on FIGS. 4 to 6.

第4図に示すように、本発明の処理フローは第4A図(
その1)と第4B図(その2)に分かれている。
As shown in FIG. 4, the processing flow of the present invention is shown in FIG. 4A (
It is divided into Part 1) and Figure 4B (Part 2).

先ず、パターンファイル1 (第2図)からランドテー
ブル(第3図(A))と線分テーブル(第3図(B))
をメモリ22に入力し、 各層について同層パターン線分テーブル(第3図(C)
)を編集すると共に同層のランドと線分についてその間
隙を計算する(■)。即ち、この実施例では、各層ごと
にランドテーブルはく第3図(八))共通に構成されて
いる。従って、ランドテーブルと各層ごとの同層パター
ン線分テーブル(第3図(C))を比較しつつ、それぞ
れの座標値からランドパターンと線分パターン間の最短
距離dを計算する。この最短距離dは、−例としてラン
ドパターンLと線分パターンPに相互に直交する線分の
長さを計算することにより、求められる(第5図)。
First, from pattern file 1 (Figure 2), the land table (Figure 3 (A)) and line segment table (Figure 3 (B)) are created.
is input into the memory 22, and the same layer pattern line segment table (Figure 3 (C)) is created for each layer.
) and calculate the gap between lands and line segments on the same layer (■). That is, in this embodiment, the land table (FIG. 3(8)) is commonly constructed for each layer. Therefore, while comparing the land table and the same layer pattern line table (FIG. 3(C)) for each layer, the shortest distance d between the land pattern and the line segment pattern is calculated from the respective coordinate values. This shortest distance d can be found, for example, by calculating the lengths of line segments perpendicular to the land pattern L and the line segment pattern P (FIG. 5).

尚、この場合、ダイレクト接続フラグDCFをリセット
しておく  (DCF=O)。
In this case, reset the direct connection flag DCF (DCF=O).

次に、間隙距離dが0より大で所定の規定値より小さい
場合、2つのパターン間をダイレクトに接続する1木の
みの線が存在しないことをチェ・7りする(■)。
Next, if the gap distance d is greater than 0 but smaller than a predetermined value, it is checked that there is no single-tree line that directly connects the two patterns (■).

即ち、2つの線分パターンが等しいならば(LINE1
=LINE2)  1木のみの線分パターンであり次の
処理(■)に移る。1木の線分パターンでない場合は接
続関係をチェックし、接続している場合はダイレクト接
続フラグを1にセットする(DCF=1)。 そして、
ランドテーブルと同層パターン線分テーブルとにより接
続をチェックする。
That is, if the two line segment patterns are equal (LINE1
=LINE2) This is a line segment pattern with only one tree, so move on to the next process (■). If it is not a one-tree line segment pattern, the connection relationship is checked, and if it is connected, the direct connection flag is set to 1 (DCF=1). and,
The connection is checked using the land table and the same layer pattern line segment table.

この場合、2つの線分パターンの線幅を計算し両者とも
規定値を越えている場合はダイレクト接続としく■)、
間隙エラーの表示がなされない(第4B回)。
In this case, calculate the line widths of the two line segment patterns, and if both exceed the specified value, connect directly.
Gap error is not displayed (4th B).

少なくとも一方の線分パターンが規定の線幅以下の場合
、即ち第6図に示すように細線パターンの場合には、2
つの線分パターンのなす最小角を求め90°以下の場合
はダイレクト接続とみなさない(第5図(八))。また
、ランドパターンと線分パターンとのなす最小角が90
“以下の場合もダイレクト接続とみなさない。
If at least one line segment pattern is less than the specified line width, that is, if it is a thin line pattern as shown in FIG.
Find the minimum angle formed by the two line segment patterns, and if it is less than 90°, it is not considered a direct connection (Figure 5 (8)). Also, the minimum angle between the land pattern and the line segment pattern is 90
“The following cases are also not considered direct connections.

これらの場合は、角度エラー表示をなすと共に導体間隙
エラーとしてエラーリスト3」−にリスl−アップする
(■)。しかし、その他の場合、例えば第6図(■3)
に示すように2つの線分パターンのなす最小角α4とラ
ンドと線分パターンとのなす最小角α、が、それぞれ9
0”を越える場合は、ダイレクト1妾続とする。
In these cases, an angle error is displayed and the error is listed in error list 3 as a conductor gap error (■). However, in other cases, for example, Figure 6 (■3)
As shown in , the minimum angle α4 between two line segment patterns and the minimum angle α between a land and a line segment pattern are 9, respectively.
If it exceeds 0", it is considered a direct 1 concubine.

このようにして、第1層口の処理が終了すれば(◎)、
次に第2層1]以下の処理を、第4A図と第4B図のフ
ローに従って、メモリ22に入力された各テーブル(第
3図)に基いて行う。
In this way, once the treatment of the first layer is completed (◎),
Next, second layer 1] and the following processes are performed based on each table (FIG. 3) input to the memory 22 according to the flowcharts of FIGS. 4A and 4B.

〔発明の効果〕〔Effect of the invention〕

上記のとおり、本発明によれば、同一信号パターン間の
接続関係を算出することにより一定の間隙条件を満たし
ていない場合はエラーとして表示することができるので
、従来の目視チェックと比較して間隙エラーが一層正確
に検出できるようになった。
As described above, according to the present invention, by calculating the connection relationship between the same signal patterns, if a certain gap condition is not met, it can be displayed as an error. Errors can now be detected more accurately.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の原理図、第2図は本発明の実施例を示
す図、第3図は本発明に使用されるメモリの構成図、第
4図は本発明による処理フローの関係を示す図、第4A
図は本発明の処理フローを示す図(その1)、第4B図
は本発明の処理フローを示す図(その2)、第5図は本
発明の動作説明図(鋭角接続の場合)、第6図は本発明
の動作説明図(細線パターンの場合)、第7図は従来技
術の説明図である。 1・・・パターンメモリ、 2・・・演算部、3・・・
エラーリスト、   21・・・CPU。 22・・・メモリ、     23・・・チェック処理
部。 本発明の原理図 本発明の実施例を示す図 第2図 ランドテーブル (A) 線分テーブルし くB) 同層パターン線分テーブルC (C) 本発明に使用されるメモリの構成図 本発明による処理フローの関係を示す図第4図 本発明の動作説明図 (鋭角接続の場合) 第5図 ダイレクト接続しない例 (A) ダイレクト接続とする例 (B) 本発明の動作説明図 (細線パターンの場合) 第6図
FIG. 1 is a diagram showing the principle of the present invention, FIG. 2 is a diagram showing an embodiment of the present invention, FIG. 3 is a configuration diagram of a memory used in the present invention, and FIG. 4 is a diagram showing the relationship of the processing flow according to the present invention. Figure 4A
4B is a diagram showing the processing flow of the present invention (Part 2), FIG. FIG. 6 is an explanatory diagram of the operation of the present invention (in the case of a thin line pattern), and FIG. 7 is an explanatory diagram of the prior art. 1... Pattern memory, 2... Arithmetic unit, 3...
Error list, 21...CPU. 22...Memory, 23...Check processing section. Principle of the invention Diagram showing an embodiment of the invention Figure 4 is a diagram showing the relationship between processing flows. Figure 4 is an explanatory diagram of the operation of the present invention (in the case of an acute angle connection). Figure 5 is an example of no direct connection (A). An example of direct connection (B). case) Figure 6

Claims (1)

【特許請求の範囲】  同一信号のランドと線分のパターン間の間隙エラーを
検出する配線パターンエラー検出方式において、 パターンファイル内に格納した各層ごとのランドと線分
に関する情報により構成されたテーブルを演算部に入力
し、 該演算部で、上記両テーブルに基いて上記ランドパター
ンと線分パターンが直接に接続されるダイレクト接続か
否か判断し、ダイレクト接続でない場合に間隙エラーと
して表示することを特徴とする、配線パターンエラー検
出方式。
[Claims] In a wiring pattern error detection method for detecting gap errors between patterns of lands and line segments of the same signal, a table constituted by information regarding lands and line segments for each layer stored in a pattern file is provided. The calculation unit judges whether or not the above land pattern and line segment pattern are directly connected based on the above two tables, and displays it as a gap error if it is not a direct connection. Features a wiring pattern error detection method.
JP60258480A 1985-11-20 1985-11-20 Wiring pattern error detector Expired - Lifetime JPH0721807B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60258480A JPH0721807B2 (en) 1985-11-20 1985-11-20 Wiring pattern error detector

Applications Claiming Priority (1)

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JP60258480A JPH0721807B2 (en) 1985-11-20 1985-11-20 Wiring pattern error detector

Publications (2)

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JPS62119692A true JPS62119692A (en) 1987-05-30
JPH0721807B2 JPH0721807B2 (en) 1995-03-08

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ID=17320795

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Application Number Title Priority Date Filing Date
JP60258480A Expired - Lifetime JPH0721807B2 (en) 1985-11-20 1985-11-20 Wiring pattern error detector

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0256685A (en) * 1988-08-23 1990-02-26 Nec Corp Erroneous recognizing signal removing circuit

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
DESIGN AUTOMATION CONFERENCE=1977 *

Cited By (1)

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Publication number Priority date Publication date Assignee Title
JPH0256685A (en) * 1988-08-23 1990-02-26 Nec Corp Erroneous recognizing signal removing circuit

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