JPS6211316A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
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- JPS6211316A JPS6211316A JP60151657A JP15165785A JPS6211316A JP S6211316 A JPS6211316 A JP S6211316A JP 60151657 A JP60151657 A JP 60151657A JP 15165785 A JP15165785 A JP 15165785A JP S6211316 A JPS6211316 A JP S6211316A
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- gate
- gates
- flip
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Abstract
Description
【発明の詳細な説明】
日収 要〕
本発明のフリップフロップ回路は、たすき掛け回路と、
これを構成する論理ゲートに並列に接続された論理ゲー
トとを具備し、たすき掛け回路がフリップフロップの論
理機能を果たし、出力は並列に接続された論理ゲートか
ら取り出すように構成し、動作の安定化と高速化を図っ
たものである。[Detailed Description of the Invention] Daily Income Summary] The flip-flop circuit of the present invention includes a cross-over circuit,
The cross-crossing circuit performs the logic function of a flip-flop, and the output is taken from the logic gates connected in parallel to ensure stable operation. The aim is to improve speed and speed.
本発明はゲート回路によるフリップフロップ回路の構成
法に関する。The present invention relates to a method of configuring a flip-flop circuit using a gate circuit.
ゲート回路のたすき掛けによる従来のフリップフロップ
回路の一例を第7図に示す。FIG. 7 shows an example of a conventional flip-flop circuit using cross-linked gate circuits.
この回路においては、各ゲートの出力端子はそれぞれ他
のゲート回路の入力端子に接続されているため、出力端
子を一瞬でもゲート回路の入力スレッショルド電圧以下
まで落とすと、フリップフロップが反転してしまう。即
ち、Q出力が「高」の状況でQ端子を例えば接地電位に
短絡すると、B側のゲート回路にリセット入力があった
のと同じになり、フリップフロップが反転して、Q出力
が「低」9石出力が「高」となる。この様な状態は、出
力端子の短絡という異常な場合だけでなく、、 、
出力信号線を後続する回路のために長く引き廻したり
すると、信号の反射や他の回路からの誘導で比較的容易
に発生する。In this circuit, the output terminal of each gate is connected to the input terminal of the other gate circuit, so if the output terminal drops even momentarily below the input threshold voltage of the gate circuit, the flip-flop will be inverted. In other words, if the Q terminal is shorted to, for example, ground potential when the Q output is "high", it will be the same as if there was a reset input to the gate circuit on the B side, the flip-flop would be inverted, and the Q output would become "low". ” 9 stone output is “high”. This kind of situation occurs not only in abnormal cases such as short circuits of output terminals, but also in
If the output signal line is routed for a long time for a subsequent circuit, problems can occur relatively easily due to signal reflection or induction from other circuits.
この様に回路の動作が出力端子からでも変化してしまう
ことになると、本回路を含む全体回路の動作の異常につ
ながる虞がある。If the operation of the circuit changes even from the output terminal in this way, there is a risk that the operation of the entire circuit including this circuit may become abnormal.
また、この様な異常動作を防止するために、第8図のよ
うにたすき掛け回路にバッファ2を接続したものでは、
バッファ2による信号遅延のため、回路動作の高速性が
いくらか失われる。In addition, in order to prevent such abnormal operation, if the buffer 2 is connected to the cross-over circuit as shown in Fig. 8,
Due to the signal delay caused by the buffer 2, some of the high speed of circuit operation is lost.
第9図のタイミング図は上記第7図及び第8図の各信号
の時間関係を示す図であって、各素子の遅延時間がほぼ
等しいとし、これをtdとすると、第7図の回路では、
セント入力に対するQ出力の遅延は、ゲート1段分の遅
れtdLかないが、第8図の回路では、3xtd即ち3
段の遅れが生じる。リセットに対するQ出力の遅延も、
第7図の回路ではtd即ち1段分のみであるのに対し、
第8図の回路ではこれまた3Xtd111ち3段分の遅
れが生じる。The timing diagram in FIG. 9 is a diagram showing the time relationship between the signals in FIGS. 7 and 8 above. Assuming that the delay time of each element is almost equal and that this is td, the circuit in FIG. ,
The delay of the Q output with respect to the cent input is only one gate stage delay tdL, but in the circuit of FIG.
A stage delay occurs. The delay of Q output with respect to reset is also
In the circuit of Fig. 7, there is only td, that is, one stage, whereas
In the circuit of FIG. 8, a delay equivalent to 3Xtd111, or three stages, also occurs.
上述のように従来のフリップフロップ回路は、出力の状
態によって回路が反転してしまう危険があり、この危険
性を除去しようとすると回路の高速性を損なうという問
題があった。As mentioned above, conventional flip-flop circuits have the risk of the circuit being reversed depending on the state of the output, and if this risk is removed, the high-speed performance of the circuit will be impaired.
本発明の目的は、たすき掛け回路を構成するゲート回路
と、出力用のゲート回路を分離して高速で且つ後続する
回路の影響を受けることのない、動作の安定なフリップ
フロップ回路の構成法を提供することにある。An object of the present invention is to provide a method for configuring a flip-flop circuit that operates at high speed and is not affected by subsequent circuits by separating the gate circuit that makes up the cross-over circuit from the output gate circuit. It is about providing.
第1図に示す本発明のフリップフロップ回路は、論理ゲ
ートA、Bのそれぞれの出力端と他方の入力路端とが接
続されたたすき掛け回路1と、この論理ゲー)A、Bの
少なくとも一方に並列に接続された〔同図には双方に接
続された例を示す〕論理ゲートC,Dとを以て構成する
。そしてたすき掛け回路1がフリップフロップの論理機
能を果たし、出力は並列に接続された論理ゲートC,D
から取り出すように構成されている。The flip-flop circuit of the present invention shown in FIG. Logic gates C and D are connected in parallel to each other (the figure shows an example in which they are connected to both). The cross-crossing circuit 1 performs the logic function of a flip-flop, and the output is the logic gates C and D connected in parallel.
It is configured to be retrieved from.
上記構成のフリップフロップ回路において、たすき掛け
回路lを構成する論理ゲートA、Bとしては、反転を伴
う論理積回路、即ちNAND回路、もしくは反転を伴う
論理和回路、即ちNOR回路を用い、これに並列に接続
する論理ゲートC,Dは、論理ゲー)A、BがNAND
回路の場合にはNAND回路もしくはAND回路を用い
、論理ゲートA、BがNOR回路の場合にはNOR回路
もしくはOR回路を用いる。In the flip-flop circuit having the above configuration, as the logic gates A and B constituting the cross-crossing circuit l, an AND circuit with inversion, ie, a NAND circuit, or an OR circuit with inversion, ie, a NOR circuit, is used. Logic gates C and D connected in parallel are logic games) A and B are NAND
In the case of a circuit, a NAND circuit or an AND circuit is used, and if logic gates A and B are NOR circuits, a NOR circuit or an OR circuit is used.
論理機能を果たす論理ゲートと、出力を取り出す論理ゲ
ートとが分離され、且つ両者が並列に接続されているの
で、出力側の異常が入力側に帰還されることによる誤動
作が防止され、また入出力間の段数が増加しないことか
ら、遅延時間が増大せず、高速動作が可能である。Since the logic gate that performs the logic function and the logic gate that takes out the output are separated and connected in parallel, malfunctions caused by abnormalities on the output side being fed back to the input side are prevented, and input/output Since the number of stages in between does not increase, the delay time does not increase and high-speed operation is possible.
以下本発明の実施例を図面を参照しながら説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第1図に示す本発明の第1の実施例は、たすき掛け回路
lがNANDゲー)A、Bにより構成され、このNAN
DゲートA、Bと並列に、NANDゲートC,Dを増設
し、この増設ゲートC,Dの出力端を当該フリップフロ
ップ回路の出力端Q。In the first embodiment of the present invention shown in FIG.
NAND gates C and D are added in parallel with D gates A and B, and the output terminals of these added gates C and D are the output terminal Q of the flip-flop circuit.
Qとした例である。This is an example of Q.
このように構成すると、論理機能をつかさどるたすき掛
け回路1の出力端11.12と、当該回路の出力端子Q
、 Qとが切り離されているため、たすき掛け回路1に
出力端子Q、 Qの状態が帰還されてフリップフロッ
プ動作が影響を受けることがなく、安定になる。With this configuration, the output terminals 11 and 12 of the crossing circuit 1 that controls the logic function and the output terminal Q of the circuit
, Q are separated from each other, the states of the output terminals Q and Q are fed back to the cross-crossing circuit 1, and the flip-flop operation is not affected and becomes stable.
また、セット端子からQ出力までのゲート段数が1段で
、動作の高速化が図れる。In addition, the number of gate stages from the set terminal to the Q output is one, so that high-speed operation can be achieved.
更に、出力用のNANDゲー)C,Dに電流容量の大き
いものを使用して、多数のゲートを駆動することも可能
となる。Furthermore, it is also possible to drive a large number of gates by using output NAND gates (C and D) with large current capacities.
第2図は本発明の第2の実施例の構成を示す図で、本実
施例は増設ゲートとして、ANDゲートCを1個のみ設
けた例である。FIG. 2 is a diagram showing the configuration of a second embodiment of the present invention, and this embodiment is an example in which only one AND gate C is provided as an additional gate.
本実施例でもセット端子からQ出力までの段数1段であ
るので、遅延が少なくなる。In this embodiment as well, since the number of stages from the set terminal to the Q output is one, the delay is reduced.
このように論理ゲートにNANDゲートを用いた場合に
は、出力用の増設ゲートは、ANDゲートであってもよ
く、また出力用の増設ゲートは1個のみであっても良い
。本実施例においてもその効果は前記第1の実施例と変
わるところはない。When a NAND gate is used as a logic gate in this way, the additional gate for output may be an AND gate, or the number of additional gate for output may be only one. The effects of this embodiment are the same as those of the first embodiment.
第3図は本発明の第3の実施例の構成を示す図で、本実
施例は増設ゲートとして、ANDゲートC,Dと、NA
NDゲートE、Fを並列に接続したものを用いた例であ
る。FIG. 3 is a diagram showing the configuration of a third embodiment of the present invention.
This is an example using ND gates E and F connected in parallel.
このように出力用の増設ゲートとして、たすき掛け回路
1を構成する論理ゲートと同種の論理ゲートをそれぞれ
2種類使用することにより、2組の出力Q+ 、Ql、
C2、C2を得ることもできる。In this way, by using two types of logic gates of the same type as the logic gates constituting cross-crossing circuit 1 as output expansion gates, two sets of outputs Q+, Ql,
C2, C2 can also be obtained.
更に、本実施例においてもセット端からQl、出力端ま
での段数は1段であって、動作の高速性が損なわれるこ
とはない。Furthermore, in this embodiment as well, the number of stages from the set end to Ql and the output end is one, so high-speed operation is not impaired.
第4図に示す本実施例の第4の実施例は、増設ゲートと
して、3ステートのゲートCを用い、出力端子の制御を
可能とした例である。A fourth embodiment of the present embodiment shown in FIG. 4 is an example in which a three-state gate C is used as an additional gate, and the output terminal can be controlled.
第5図は本発明の第5の実施例を示し、増設ゲートとA
NDゲート回路とを兼用させた回路例である。この回路
ではフリップフロップ出力を利用した高速ゲート回路が
実現できる。FIG. 5 shows a fifth embodiment of the present invention, in which an additional gate and an A
This is an example of a circuit that also serves as an ND gate circuit. With this circuit, a high-speed gate circuit using flip-flop output can be realized.
以上説明した5つの実施例では、すべてたすき掛け回路
1をNANDゲートで構成した例を掲げて説明した。し
かしこのたすき掛け回路1を構成するのに、NANDゲ
ート以外のゲートを用いることも可能である。In all of the five embodiments described above, examples have been given in which the cross-crossing circuit 1 is composed of NAND gates. However, it is also possible to use gates other than NAND gates to configure this cross-over circuit 1.
第6図にたすき掛け回路1を、NANDゲートに変えて
NORゲー)A、Bを用いて構成した第6の実施例を示
す。この場合には、出力用の増設ゲートにNORゲート
E、 F或いはORゲートC2Dを用いる。FIG. 6 shows a sixth embodiment in which the cross-over circuit 1 is constructed using NOR gates A and B instead of NAND gates. In this case, NOR gates E and F or OR gate C2D are used as additional output gates.
本実施例においても、その効果は前記第1〜第5の実施
例と変わりはない。The effects of this embodiment are the same as those of the first to fifth embodiments.
上記第1〜第6の実施例により説明した如く、本発明は
種々変形して実施し得るものである。As explained in the first to sixth embodiments above, the present invention can be implemented with various modifications.
以上説明した如く本発明によれば、フリップフロップ回
路の動作の安定化と高速化が、同時に実現できる。As described above, according to the present invention, it is possible to simultaneously stabilize and speed up the operation of a flip-flop circuit.
第1図〜第6図は本発明の第1〜第6の実施例の構成を
示す図、
第7図及び第8図は従来のフリップフロップ回路の構成
を示す図、
第9図は従来のフリップフロップ回路のタイミング図で
ある。
図において、1はたすき掛け回路、A、Bはたすき掛け
回路1を構成する論理ゲート、C,D。
E、Fは出力用の増設ゲート2を構成する論理ゲー″1
・ 7茅−
第 3図
第 4 図
第5図
第6図
第S図1 to 6 are diagrams showing the configurations of the first to sixth embodiments of the present invention, FIGS. 7 and 8 are diagrams showing the configuration of conventional flip-flop circuits, and FIG. 9 is a diagram showing the configurations of conventional flip-flop circuits. FIG. 3 is a timing diagram of a flip-flop circuit. In the figure, 1 is a cross-crossing circuit, A and B are logic gates constituting the cross-crossing circuit 1, and C and D. E and F are logic games "1" that constitute the output expansion gate 2.
・7 Thatch - Figure 3, Figure 4, Figure 5, Figure 6, Figure S
Claims (1)
A、B)の一方の出力が他方の入力となるよう構成され
たたすき掛け回路1と、前記2個の論理積ゲート回路〔
または論理和ゲート回路〕(A、B)の少なくとも一方
に並列に接続された論理積ゲート回路〔または論理和ゲ
ート回路〕(C、D)とを具備し、該並列に接続された
ゲート回路(C、D)の出力端を当該回路の出力端とし
たことを特徴とするフリップフロップ回路。[Claims] Two AND gate circuits [or OR gate circuits] (
A, B) A cross-over circuit 1 configured such that the output of one is the input of the other, and the two AND gate circuits [
or OR gate circuit] (A, B) and an AND gate circuit [or OR gate circuit] (C, D) connected in parallel to at least one of the gate circuits (A, B) connected in parallel. A flip-flop circuit characterized in that the output terminals of C and D) are the output terminals of the circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151657A JPS6211316A (en) | 1985-07-09 | 1985-07-09 | Flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60151657A JPS6211316A (en) | 1985-07-09 | 1985-07-09 | Flip-flop circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6211316A true JPS6211316A (en) | 1987-01-20 |
Family
ID=15523363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60151657A Pending JPS6211316A (en) | 1985-07-09 | 1985-07-09 | Flip-flop circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6211316A (en) |
-
1985
- 1985-07-09 JP JP60151657A patent/JPS6211316A/en active Pending
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