JPH01168116A - Chattering preventing circuit - Google Patents
Chattering preventing circuitInfo
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- JPH01168116A JPH01168116A JP62325209A JP32520987A JPH01168116A JP H01168116 A JPH01168116 A JP H01168116A JP 62325209 A JP62325209 A JP 62325209A JP 32520987 A JP32520987 A JP 32520987A JP H01168116 A JPH01168116 A JP H01168116A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電気回路で使用される機械的スイッチの接点
に生じるチャタリングを防止する回路に関し、特にナン
ドゲート（ＮＡＮＤゲート）と抵抗を用いて構成したチ
ャタリング防止回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a circuit for preventing chattering occurring at the contacts of a mechanical switch used in an electric circuit, and particularly to a circuit configured using a NAND gate and a resistor. This invention relates to a chattering prevention circuit.
従来、第３図に示すようにこの種のチャタリング防止回
路では、１個の機械的スイッチ（以降スイッチとする）
３−１に対して、２個のＮＡＮＤ ）ｒ−ト５−１及び
５−２と抵抗１及び２−１を用いている。従って、複数
個のスイッチに対するチャタリング防止回路を構成する
際、第３図に示す回路をスイッチの数だけ用意している
。Conventionally, as shown in Fig. 3, this type of chattering prevention circuit uses one mechanical switch (hereinafter referred to as a switch).
3-1, two NAND) gates 5-1 and 5-2 and resistors 1 and 2-1 are used. Therefore, when configuring a chattering prevention circuit for a plurality of switches, the circuits shown in FIG. 3 are prepared in equal numbers to the number of switches.
上述のように、従来のチャタリング防止回路では、１個
のスイッチの数に対して２個づつのＮＡＮＤゲートと抵
抗が必要になシ、スイッチの数が増えると、使用するＮ
ＡＮＤゲート及び抵抗の数が増えてしまい、いずれにし
ても多数のＮＡＮＤゲートと抵抗が必要となるという問
題点がある。As mentioned above, conventional chattering prevention circuits require two NAND gates and two resistors for each switch, and as the number of switches increases, the number of NAND gates used increases.
The problem is that the number of AND gates and resistors increases, and in any case, a large number of NAND gates and resistors are required.
本発明によるチャタリング防止口ｉは、１個−の多入力
ＮＡＮＤゲートと、Ｎ個（Ｎは３以上の整数）の２入力
ＮＡＮＤゲートと、（Ｎ−１−１）個の抵抗とを有し、
電源が抵抗を介してそれぞれ多入力ＮＡＮｒ−ト及び２
入力ＮＡＮＤ ｒ −）に接続され、Ｎ個のスイッチの
オン側が多入力ＮＡＮＤゲートの入力に接続され、Ｎ個
のスイッチのオフ側がそれぞれ２入力ＮＡＮＤゲートの
入力に接続されるとともに２入力ＮＡＮＤゲートの出力
がそれぞれ多入力ＮＡＮＤゲートの入力に接続され、さ
らに多入力ＮＡＮＤゲートの出力が２入力ＮＡＮＤゲー
トに接続されることを特徴としている。The chattering prevention port i according to the present invention includes one multi-input NAND gate, N two-input NAND gates (N is an integer of 3 or more), and (N-1-1) resistors. ,
The power supplies are connected to the multi-input NAN r-to and 2 through resistors, respectively.
The on-sides of the N switches are connected to the inputs of the multi-input NAND gate, and the off-sides of the N switches are connected to the inputs of the two-input NAND gates, respectively. It is characterized in that the outputs are each connected to the inputs of a multi-input NAND gate, and the output of the multi-input NAND gate is further connected to a two-input NAND gate.
次に１本発明について図面を参照して説明する。 Next, one embodiment of the present invention will be explained with reference to the drawings.
第１図を参照して２本発明によるチャタリング防止回路
はプルアップ抵抗１．２−１．２−ｎ（以降抵抗とする
） 、 ＮＡＮＤｆ−）４ 、２入力ＮＡＮＤゲート５
を備えている。なお３−１〜３−ｎはスイッチである。Referring to FIG. 1, the chattering prevention circuit according to the present invention includes a pull-up resistor 1.2-1.2-n (hereinafter referred to as resistor), a NANDf-)4, and a two-input NAND gate 5.
It is equipped with Note that 3-1 to 3-n are switches.
抵抗１は、一端が電源に接続され、他端がそれぞれスイ
ッチ３−１〜３−ｎのａ点とＮＡＮＤゲート４に接続さ
れている。この結果、スイッチ３−１〜３−ｎがａ点に
接触されていない際には、ＮＡＮＤｆ −） ４の入力
が電源電圧（以降Ｈレベルとする）となる。One end of the resistor 1 is connected to a power source, and the other end is connected to points a of the switches 3-1 to 3-n and the NAND gate 4, respectively. As a result, when the switches 3-1 to 3-n are not in contact with the point a, the input of the NANDf-)4 becomes the power supply voltage (hereinafter referred to as H level).
抵抗２−１〜２−ｎは、それぞれ一端が電源に接続され
、他端がそれぞれスイッチ３−１〜３−ｎのｂ点とＮＡ
ＮＤゲート５−１〜５−ｎに接続されている。この結果
、スイッチ３−１〜３−ｎがｂ点に接続されていないと
、 ＮＡＮＤゲート５−１〜５−ｎの入□力がＨレベル
となる。One end of each of the resistors 2-1 to 2-n is connected to the power supply, and the other end is connected to point b of each of the switches 3-1 to 3-n and NA.
It is connected to ND gates 5-1 to 5-n. As a result, if the switches 3-1 to 3-n are not connected to point b, the inputs of the NAND gates 5-1 to 5-n become H level.
スイッチ３−１〜３−ｎは２接点の機械的スイッチで、
その０点はグランド（以降Ｌレベルとする）に接続され
ている。そして、このスイッチをオン（０点はａ点に接
触）、オフ（０点はｂ点に接触）することによシ出力Ｏ
ＵＴ １〜ＯＵＴ ｎが変化する。Switches 3-1 to 3-n are two-contact mechanical switches,
The 0 point is connected to ground (hereinafter referred to as L level). Then, by turning this switch on (point 0 contacts point a) and off (point 0 contacts point b), the output
UT1 to OUTn change.
なお、これらスイッチ３−１〜３−ｎは同時にオン、オ
フされることなく２通常はＯＦＦになっていることとす
る。It is assumed that these switches 3-1 to 3-n are not turned on and off at the same time, but are normally turned off.
ＮＡＮＤ ？−ト４は全てのスイッチ３−１〜３−ｎ０
３点に共用される。ＮＡＮＤゲート４の出力端はＮＡＮ
Ｄ ５−１〜５−ｎの入力端に接続され、またＮＡＮＤ
Ｐ −） ４の入力端にはＮＡＮＤ ５−１〜５−
ｎの出力端が接続されている。そして、 ＮＡＮＤゲー
ト５−１〜５−ｎはそれぞれチャタリングがなくなった
スイッチ３−１〜３−ｎの状態をＯＵＴ １〜ＯＵＴ
ｎに出力する。NAND? -Gt 4 is for all switches 3-1 to 3-n0
It is shared by three points. The output terminal of NAND gate 4 is NAN
D Connected to the input terminals of 5-1 to 5-n, and also connected to NAND
NAND 5-1 to 5- at the input terminal of P-) 4
The output terminals of n are connected. Then, the NAND gates 5-1 to 5-n output the states of the switches 3-1 to 3-n in which chattering has disappeared, respectively.
Output to n.
通常、スイッチ３−１〜３−ｎはオフ状態であシ、それ
ぞれのｂ点はＬレベルとなシ、従って。Normally, the switches 3-1 to 3-n are off, and their respective points b are at L level.
ＮＡＮＤダー）５−１〜５−ｎの出力ＯＵＴ １〜ＯＵ
Ｔ ｎはＨレベルになっている。また、スイッチ３−１
〜３−ｎはａ点に接触されていないため（オフ）Ｈレベ
ルになる。従って全ての入力がＨレベルとなったＮＡＮ
Ｄデート４の出力はＬレベルとなシ。NAND driver) 5-1 to 5-n output OUT 1 to OU
Tn is at H level. In addition, switch 3-1
~3-n is not in contact with point a (off) and becomes H level. Therefore, NAN with all inputs at H level
The output of D date 4 is L level.
ＮＡＮＤゲート５−１〜５−ｎの入力をＬレベルにして
安定する。The inputs of NAND gates 5-1 to 5-n are brought to L level and stabilized.
次にスイッチ３−１がオフからオンへ、あ、るいはオン
からオフへ変化した際の状態を第２図を用いて説明する
。ここでｔｐｄ Ｂ １はスイッチ３−１がｂ点から完
全に離れるまでのチャタリング時間。Next, the state when the switch 3-1 changes from off to on or from on to off will be explained using FIG. Here, tpdB1 is the chattering time until the switch 3-1 completely leaves point b.
ｔｐｄ Ｎ １はスイッチ３−１がｂ点及びａ点いずれ
にも接触していない時間、 ｔｐｄ Ａ １はスイッチ
３−１がａ点に接触して完全にチャタリングがなくなる
までの時間、ｔｐｄＡ２はスイッチ３−１がａ点から完
全に離れるまでのチャタリング時間。tpd N 1 is the time during which the switch 3-1 is not in contact with either point b or point a, tpd A 1 is the time until the switch 3-1 is in contact with point a and chattering is completely eliminated, and tpd A2 is the time when the switch 3-1 is in contact with point a. Chattering time until 3-1 completely leaves point a.
ｔｐｄ Ｎ ２はスイッチ３−１がａ点及びｂ点いずれ
にも接触していない時間、 ｔｐｄ Ｂ ２はスイッチ
３−１がｂ点に接触して完全にチャタリングがなくなる
までの時間を示す。tpd N 2 indicates the time during which the switch 3-1 is not in contact with either point a or point b, and tpd B 2 indicates the time until the switch 3-1 contacts point b and chattering is completely eliminated.
スイッチ３−１がオフからオンになる場合。When switch 3-1 is turned on from off.
ｔｐｃｔ Ｂ １からｔｐｄ Ｎ １間はＮＡＮＤゲー
ト４がＬレベルを出力しているため、出力ＯＵＴ １〜
ＯＵＴ ｎはＨレベルのまま変化しない。ｔｐａ Ａ
１において、ａ点が最初にＬレベルになった時、 ＮＡ
ＮＤゲート４はＨレベルとなシ、一方の入力（スイッチ
の５点側）がＨレベルになっているＮＡＮＤ ５−１の
出力ＯＵＴ １のみＬレベルに変化する。この結果、
ＮＡＮＤグート４の出力はＨレベル、 ＯＵＴ １はＬ
レベルで安定する。Since the NAND gate 4 outputs the L level between tpct B 1 and tpd N 1, the outputs OUT 1 to tpd N 1
OUT n remains at H level and does not change. tpaA
In 1, when point a first becomes L level, NA
The ND gate 4 is at H level, and only the output OUT 1 of NAND 5-1 whose one input (point 5 side of the switch) is at H level changes to L level. As a result,
NAND goot 4 output is H level, OUT 1 is L level
stable at the level.
スイッチ３−１がオンからオフになる場合。When switch 3-1 changes from on to off.
ｔｐｄ Ａ ２からｔｐｄＮ２間はＮＡＮＤゲート４が
Ｈレベルを出力しているため、出力ＯＵＴ １はＬレベ
ルのまま変化しない。この時ＯＵＴ ２〜ＯＵＴ ｎは
Ｈレベルのまま変化しない。Since the NAND gate 4 outputs the H level between tpdA2 and tpdN2, the output OUT1 remains at the L level and does not change. At this time, OUT2 to OUTn remain at the H level and do not change.
ｔｐｄ Ｂ ２においてｂ点が最初にＬレベルになった
時、 ＮＡＮＤゲート５−１の出力ＯＵＴ １はＨレベ
ルとなり、入力が全部ＨレベルとなったＮＡＮＤゲート
４の出力はＬレベルに変化する。この結果、出力ＯＵＴ
１はＨレベル、 ＮＡＮＤゲート４の出力はＬレベル
で安定する。このようにしてＯＵＴ １の出力からチャ
タリングは取り除かれる。なお、スイッチ３−２〜３−
ｎのオンオフの際にも同様にしてチャタリングが取シ除
かれる。When point b first becomes L level in tpd B2, the output OUT1 of NAND gate 5-1 becomes H level, and the output of NAND gate 4, whose inputs are all H level, changes to L level. As a result, the output OUT
1 is at H level, and the output of NAND gate 4 is stable at L level. In this way, chattering is removed from the output of OUT1. In addition, switches 3-2 to 3-
Chattering is similarly removed when n is turned on and off.
以上説明したように本発明では、Ｎ個のスイッチに対す
るチャタリング防止回路を構成する際。As explained above, in the present invention, when configuring a chattering prevention circuit for N switches.
２つのＮＡＮＤゲートと２つの抵抗とで構成される１つ
のスイッチに対するチャタリング防止回路の１つのＮＡ
ＮＤゲートと１つの抵抗を共用するようにしたから、Ｎ
−１個のＮＡＮＤゲートと抵抗とを削減できるという効
果がある。One NA of anti-chattering circuit for one switch consisting of two NAND gates and two resistors
Since one resistor is shared with the ND gate, the N
-There is an effect that one NAND gate and resistor can be reduced.
第１図は本発明の一実施例の構成を示す図、第２図は本
発明のチャタリング防止回路の動作を説明するためのタ
イミング図、第３図は従来のチャタリング防止回路の構
成を示す図である。
１．２−１〜２−ｎ・・・抵抗、３−１〜３−ｎ・・・
機械的スイッチ、４・・・ＮＡＮＤゲート、５−１〜５
−ｎ・・・２入力ＮＡＮＤゲート。
第１図FIG. 1 is a diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a timing diagram for explaining the operation of the chattering prevention circuit of the present invention, and FIG. 3 is a diagram showing the configuration of a conventional chattering prevention circuit. It is. 1.2-1~2-n...Resistance, 3-1~3-n...
Mechanical switch, 4...NAND gate, 5-1 to 5
-n...2-input NAND gate. Figure 1
Claims (1)
整数）個の２入力ＮＡＮＤゲートと、（Ｎ＋１）個の抵
抗とを有し、電源が前記抵抗を介してそれぞれ前記多入
力ＮＡＮＤゲート及び２入力ＮＡＮＤゲートに接続され
、前記Ｎ個のスイッチのオン側が前記多入力ＮＡＮＤゲ
ートの入力に接続され、前記Ｎ個のスイッチのオフ側が
それぞれ前記２入力ＮＡＮＤゲートの入力に接続される
とともに前記２入力ＮＡＮＤゲートの出力がそれぞれ前
記多入力ＮＡＮＤゲートの入力に接続され、さらに多入
力ＮＡＮＤゲートの出力が前記２入力ＮＡＮＤゲートに
接続されているチャタリング防止回路。1, one multi-input NAND gate, N (N is an integer of 3 or more) two-input NAND gates, and (N+1) resistors, and a power supply is connected to each of the multi-inputs through the resistors. connected to a NAND gate and a 2-input NAND gate, on sides of the N switches are connected to inputs of the multi-input NAND gate, and off sides of the N switches are connected to inputs of the 2-input NAND gate, respectively. and a chattering prevention circuit, wherein outputs of the two-input NAND gates are respectively connected to inputs of the multi-input NAND gate, and further outputs of the multi-input NAND gate are connected to the two-input NAND gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325209A JPH01168116A (en) | 1987-12-24 | 1987-12-24 | Chattering preventing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325209A JPH01168116A (en) | 1987-12-24 | 1987-12-24 | Chattering preventing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168116A true JPH01168116A (en) | 1989-07-03 |
Family
ID=18174244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325209A Pending JPH01168116A (en) | 1987-12-24 | 1987-12-24 | Chattering preventing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168116A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0505189A2 (en) * | 1991-03-19 | 1992-09-23 | Hitachi, Ltd. | Switching state detecting apparatus, control unit and transmission unit |
-
1987
- 1987-12-24 JP JP62325209A patent/JPH01168116A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0505189A2 (en) * | 1991-03-19 | 1992-09-23 | Hitachi, Ltd. | Switching state detecting apparatus, control unit and transmission unit |
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