JPS6211095Y2 - - Google Patents
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- JPS6211095Y2 JPS6211095Y2 JP13831380U JP13831380U JPS6211095Y2 JP S6211095 Y2 JPS6211095 Y2 JP S6211095Y2 JP 13831380 U JP13831380 U JP 13831380U JP 13831380 U JP13831380 U JP 13831380U JP S6211095 Y2 JPS6211095 Y2 JP S6211095Y2
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- input terminal
- signal
- shift register
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- 238000001514 detection method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- Detection And Prevention Of Errors In Transmission (AREA)
- Detection And Correction Of Errors (AREA)
Description
【考案の詳細な説明】
この考案はPCM通信などのパルス符号伝送系
に発生する符号誤りを検出するための符号誤り検
出装置に関する。[Detailed Description of the Invention] This invention relates to a code error detection device for detecting code errors occurring in a pulse code transmission system such as PCM communication.
第１図は従来の符号誤り検出装置の一実施例を
示すブロツク図である。 FIG. 1 is a block diagram showing an embodiment of a conventional code error detection device.
入力端子１に加えられた外部入力パルス列信号
（26−１＝63ビツトのPNパタン）は切替回路２お
よび比較回路３のそれぞれ一方の入力端に加えら
れる。 An external input pulse train signal (2 6 -1=63-bit PN pattern) applied to input terminal 1 is applied to one input terminal of switching circuit 2 and comparison circuit 3, respectively.
帰還シフトレジスタ４は６段のシフトレジスタ
４ａおよび帰還回路４ｂを有し、誤りパルスを含
まないときの前記外部入力符号パルス列信号の一
周期のパタンと同一パタン（63ビツトのPNパタ
ン）のパルス列信号を発生する。 The feedback shift register 4 has a six-stage shift register 4a and a feedback circuit 4b, and receives a pulse train signal having the same pattern (63-bit PN pattern) as the pattern of one cycle of the external input code pulse train signal when no error pulse is included. occurs.
このパルス列信号は比較回路３の他方の入力端
に加えられ、その一方の入力端に加えられた前記
外部入力符号パルス列信号と同期していないとき
は比較回路３からは１，０の２進符号がほぼ同率
で出力される。この出力を判定回路５で誤り率1/
２になつたことを判定し、切替回路２を入力端子
１に切替えて前記外部入力パルス列信号を６段の
シフトレジスタ４ａに読み込む。 This pulse train signal is applied to the other input terminal of the comparison circuit 3, and when it is not synchronized with the external input code pulse train signal applied to the one input terminal, a binary code of 1, 0 is output from the comparison circuit 3. are output at approximately the same rate. This output is passed to the judgment circuit 5 with an error rate of 1/
2, the switching circuit 2 is switched to the input terminal 1, and the external input pulse train signal is read into the six-stage shift register 4a.
６段のシフトレジスタ４ａの出力を比較回路３
の他方の入力端に加えてその一方の入力端に加え
られる前記外部入力符号パルス列信号と比較し、
判定回路５ではその比較出力が連続Ｎ個の“０”
を出したとすると外部入力符号パルス列信号は信
頼度１−（1/2）NでPNパタンであると判定する。
判定回路５で比較回路３の出力から連続６個以上
“０”を出力していることを判定した結果、この
判定出力で切替回路２を帰還回路４ｂに切替えて
再び帰還シフトレジスタ４を構成し、前記外部符
号入力パルス列信号の一周期のパタンと位相一致
した同一パタン（63ビツトのPNパタン）を発生
する。したがつて、このパルス列信号と誤りパル
スを有する前記外部入力符号パルス列信号とを比
較回路３で比較することにより、誤りパルスを検
出し出力端子６に出力する。 The comparison circuit 3 compares the output of the 6-stage shift register 4a.
compared with the external input code pulse train signal applied to one input terminal in addition to the other input terminal of
In the judgment circuit 5, the comparison output is N consecutive “0”s.
, the external input code pulse train signal is determined to be a PN pattern with a reliability of 1-(1/2) N .
As a result of determining in the determination circuit 5 that six or more consecutive "0"s are output from the output of the comparison circuit 3, the switching circuit 2 is switched to the feedback circuit 4b based on this determination output, and the feedback shift register 4 is again configured. , generates the same pattern (63-bit PN pattern) whose phase matches the one-period pattern of the external code input pulse train signal. Therefore, by comparing this pulse train signal with the external input code pulse train signal having an error pulse in the comparison circuit 3, an error pulse is detected and output to the output terminal 6.
しかしながら、このような従来の実施例におい
ては切替回路が６段のシフトレジスタと帰還回路
との間に介在する構成になるため、切替回路の切
替時間による遅れによつてｎ段のシフトレジスタ
と帰還回路とで構成される帰還シフトレジスタの
上限周波数の低下を招く要因となつた。 However, in such conventional embodiments, the switching circuit is interposed between the 6-stage shift register and the feedback circuit, so a delay due to the switching time of the switching circuit causes the switching circuit to be interposed between the n-stage shift register and the feedback circuit. This became a factor that led to a decrease in the upper limit frequency of the feedback shift register, which is composed of a circuit and a feedback shift register.
この考案は以上の問題にかんがみてなされたも
ので、ｎ段のシフトレジスタのうち一段目のシフ
トレジスタのセツト入力端およびリセツト入力端
には外部入力パルス列信号を加え、信号入力端に
は帰還回路の信号を加えて帰還回路の信号を読み
込んでいるときは前記外部入力符号パルス列信号
を読み込まないような構成にするようにして帰還
回路とｎ段のシフトレジスタとの間に切替回路を
介在しない符号誤り検出装置を提供するものであ
る。以下この考案について説明する。第２図はこ
の考案の一実施例である。 This idea was devised in view of the above problems, and an external input pulse train signal is applied to the set input terminal and reset input terminal of the first stage of the n-stage shift register, and a feedback circuit is connected to the signal input terminal. When the signal of the feedback circuit is read by adding the signal of An error detection device is provided. This idea will be explained below. FIG. 2 shows an embodiment of this invention.
この図において１，３，５，６は第１図と同一
のものを示す。 In this figure, 1, 3, 5, and 6 are the same as in FIG. 1.
ゲート回路７は論理積回路７ａ，７ｂおよび反
転回路７ｃで構成されており、入力端子１に加え
られた外部入力符号パルス列信号（26−１＝63ビ
ツトのPNパタン）は論理積回路７ａの一方の入
力端に加えられるとともに反転回路７ｃで反転さ
れたのち論理積回路７ｂの一方の入力端に加えら
れる。また論理積回路７ａ，７ｂのそれぞれの他
方の入力端には判定回路５の出力を加える。 The gate circuit 7 is composed of AND circuits 7a and 7b and an inversion circuit 7c, and the external input code pulse train signal (2 6 -1 = 63-bit PN pattern) applied to the input terminal 1 is input to the AND circuit 7a. The signal is applied to one input terminal, and after being inverted by an inverting circuit 7c, it is applied to one input terminal of an AND circuit 7b. Further, the output of the determination circuit 5 is applied to the other input terminal of each of the AND circuits 7a and 7b.
帰還シフトレジスタ８は６段のシフトレジスタ
８ａおよび帰還回路８ｂで構成されていて、６段
のシフトレジスタのうち１段目のシフトレジスタ
８ｃは信号入力端、セツト信号入力端およびリセ
ツト信号入力端を有する。 The feedback shift register 8 is composed of a six-stage shift register 8a and a feedback circuit 8b, and among the six stages of shift registers, the first stage shift register 8c has a signal input terminal, a set signal input terminal, and a reset signal input terminal. have
信号入力端には常に帰還回路８ｂの出力が加え
られており、セツト信号入力端およびリセツト信
号入力端に前記外部入力符号パルス列信号を加え
ないときは帰還回路８ｂの出力を読み込んで誤り
パルスを含まないときの該外部入力符号パルス列
信号の一周期のパタンと同一パタン（63ビツトの
PNパタン）のパルス列信号を発生する。このパ
ルス列信号は比較回路３の一方の入力端に加えら
れ、その他方の入力端に加えられた入力端子１か
らの前記外部入力符号パルス列信号と同期してい
ないときは判定回路５で誤り率1/2になつたこと
を判定し、その判定出力を論理積回路７ａ，７ｂ
のそれぞれの一方の入力端に加え、論理積回路７
ａの他方の入力端に加えられた前記外部入力符号
パルス列信号をゲートして１段目のシフトレジス
タ８ｃのセツト入力端に加えるとともに、論理積
回路７ｂの他方の入力端に加えられた前記外部入
力符号パルス列信号の反転信号をゲートして１段
目のシフトレジスタ８ｃのリセツト入力端に加え
る。これによつて、６段のシフトレジスタは信号
入力端に加えられている帰還回路の出力を読み込
まずに、セツト信号入力端およびリセツト信号入
力端に加えられる前記外部入力符号パルス列信号
を優先して読み込む。 The output of the feedback circuit 8b is always applied to the signal input terminal, and when the external input code pulse train signal is not applied to the set signal input terminal and the reset signal input terminal, the output of the feedback circuit 8b is read and contains error pulses. The same pattern (63 bits) as the pattern of one cycle of the external input code pulse train signal when no
Generates a pulse train signal (PN pattern). This pulse train signal is applied to one input terminal of the comparison circuit 3, and when it is not synchronized with the external input code pulse train signal from the input terminal 1 applied to the other input terminal, the error rate is 1 in the judgment circuit 5. /2, and outputs the result from AND circuits 7a and 7b.
In addition to one input terminal of each of
The external input code pulse train signal applied to the other input terminal of a is gated and applied to the set input terminal of the first stage shift register 8c, and the external input code pulse train signal applied to the other input terminal of the AND circuit 7b is gated and applied to the set input terminal of the first stage shift register 8c. The inverted signal of the input code pulse train signal is gated and applied to the reset input terminal of the first stage shift register 8c. As a result, the six-stage shift register prioritizes the external input code pulse train signal applied to the set signal input terminal and reset signal input terminal without reading the output of the feedback circuit applied to the signal input terminal. Load.
６段のシフトレジスタ８ａの出力を比較回路３
の一方の入力端に加えてその他方の入力端に加え
られる前記外部入力符号パルス列信号と比較し、
判定回路５で比較回路３の出力から連続６個以上
“０”を出力していることを判定した結果、この
判定出力でゲート回路７を閉じて１段目のシフト
レジスタ８ｃのセツト入力端子およびリセツト入
力端子に前記外部入力符号パルス列信号を加えな
いようにする。したがつて、信号入力端に加えて
ある帰還回路８ｂの出力を読み込み再び帰還シフ
トレジスタ８として前記外部入力符号パルス列信
号の一周期のパタンと位相一致した同一パタンを
発生する。したがつて、このパルス列信号と誤り
パルスを含む前記外部入力符号パルス列信号とを
比較回路３で比較することにより誤りパルスを検
出し出力端子６に出力する。 The comparison circuit 3 compares the output of the 6-stage shift register 8a.
in addition to one input terminal of the external input code pulse train signal applied to the other input terminal,
As a result of determining in the determination circuit 5 that six or more consecutive "0"s are being output from the output of the comparison circuit 3, this determination output closes the gate circuit 7 and connects the set input terminal of the first stage shift register 8c and The external input code pulse train signal is not applied to the reset input terminal. Therefore, the output of the feedback circuit 8b added to the signal input terminal is read and used as the feedback shift register 8 again to generate the same pattern in phase with the pattern of one cycle of the externally input code pulse train signal. Therefore, by comparing this pulse train signal with the externally input code pulse train signal including error pulses in the comparator circuit 3, an error pulse is detected and outputted to the output terminal 6.
以上説明したようにこの考案によれば、帰還回
路とｎ段のシフトレジスタとの間に切替回路を介
在しない構成になつているのでこれまでのような
切替回路の影響をなんら受けることなく帰還シフ
トレジスタの上限周波数を容易に上げることがで
き高周波の符号誤り検出が可能になる。 As explained above, according to this invention, since the configuration does not include a switching circuit between the feedback circuit and the n-stage shift register, the feedback shift can be performed without being affected by the conventional switching circuit. The upper limit frequency of the register can be easily increased, making it possible to detect high-frequency code errors.
第１図は従来の実施例、第２図はこの考案の一
実施例である。
５……判定回路、７……切替回路、８……帰還
シフトレジスタ。
FIG. 1 shows a conventional embodiment, and FIG. 2 shows an embodiment of this invention. 5... Judgment circuit, 7... Switching circuit, 8... Feedback shift register.
Claims (1)
信号入力端を有するシフトレジスタを含むｎ段の
シフトレジスタと該信号入力端に接続された帰還
回路とを有し、外部入力符号パルス列信号の一周
期のパタンと同一パタンのパルス列信号を発生す
る帰還シフトレジスタ８と； 該ｎ段のシフトレジスタの該セツト信号入力端
に前記外部入力符号パルス列信号を加えるととも
に該リセツト信号入力端には該外部入力符号パル
ス列信号の反転信号を加え、該信号入力端に接続
された前記帰還回路の出力に代えて前記外部入力
符号パルス列信号を前記ｎ段のシフトレジスタに
読み込ませるための手段７と；該手段によつて読
み込まれた前記ｎ段のシフトレジスタの出力とそ
のときの前記外部入力符号パルス列信号とを順次
比較し所定の値に達しているか否かを判定し、該
所定の値に達したとき前記外部入力符号パルス列
信号に代えて前記帰還回路の出力を前記ｎ段のシ
フトレジスタに読み込ませるために前記手段を駆
動する判定回路５とを備えた符号誤り検出装置。[Claims for Utility Model Registration] An n-stage shift register including a shift register having a signal input terminal, a set signal input terminal, and a reset signal input terminal, and a feedback circuit connected to the signal input terminal, a feedback shift register 8 that generates a pulse train signal having the same pattern as the pattern of one period of the code pulse train signal; and applying the externally input code pulse train signal to the set signal input terminal of the n-stage shift register; means 7 for adding an inverted signal of the externally input code pulse train signal to the signal input terminal and causing the n-stage shift register to read the externally input code pulse train signal in place of the output of the feedback circuit connected to the signal input terminal; and; Sequentially comparing the output of the n-stage shift register read by the means with the external input code pulse train signal at that time to determine whether a predetermined value has been reached, and determining the predetermined value. a determination circuit 5 for driving the means to read the output of the feedback circuit into the n-stage shift register in place of the externally input code pulse train signal when the code pulse train signal reaches the external input code pulse train signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13831380U JPS6211095Y2 (en) | 1980-09-30 | 1980-09-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13831380U JPS6211095Y2 (en) | 1980-09-30 | 1980-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5762460U JPS5762460U (en) | 1982-04-13 |
| JPS6211095Y2 true JPS6211095Y2 (en) | 1987-03-16 |
Family
ID=29498357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13831380U Expired JPS6211095Y2 (en) | 1980-09-30 | 1980-09-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6211095Y2 (en) |
-
1980
- 1980-09-30 JP JP13831380U patent/JPS6211095Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5762460U (en) | 1982-04-13 |
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