JPS62110325A - Ｄａコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速ＤＡコンバータに関し、特に高速作動の場
合であっても低電力でアナログ電全得る高速ＤＡコンバ
ータに関する。

（従来の技術） 従来、ＤＡコンバータを高速で箭作させるときは、直流
の電源電圧を抵抗器で分割し、テジタル入力の大きさに
応じた電圧を得るようにしている。

一般に、電圧の伝達情況は低速のときにな殆んど問題に
ならないが、出力側に負荷となる容量があるので高速に
なるとクロックパルスの周期の間では出力電圧が十分立
上がらない場合がある。この場合に、出力側から見たイ
ノピーダンス金工げて、出力側に付加される容量との間
の時定数がクロックパルスの周期よシもかなり小さくな
るようにしている。

しかし、このようにすると＠流の電圧を分割する抵抗器
を小さくしなければならないので、必然的に消費電力が
増加することとそのための発熱ＶＣよる熱の放射を考慮
する必要がある。

（発明が解決しようとする問題点） 本発明が解決しようとする問題点に、高速でＤＡコンバ
ータが動作するときに出力インピーダンス金下げるため
に生じる消費電力の増大および放熱の問題である。

従って本発明の目的は、低消費電力で動作するＤＡコン
バータを提供することＫある。

ｃ問題点を解決するための手段〕 本発明ＯＤＡコンバータは、複数ビットのデジタル量を
アナログ量に変換するＤＡコンバータにおいて、第１の
ＤＡコンバータ素子と、前記第１のＤＡコンバータ素子
よシも出力インピーダンスが高くかつ前記第１のＤＡコ
ンバータ素子とけ並列に接続された第２のＤＡコンバー
タ素子と、入力さｎたデジタル信号が連続して同一であ
るときは少なくともその第一番目の前記デジタル信号の
継続時間のみ前記第１ＯＤＡコンバータ素子を作動せし
める制御信号を出力する制御回路とを備えて構成される
。

（実施例） 次に本発明について実施例を示す図面を参照して詳細に
説明する。第１図は本発明の一実施例の構成を示すブロ
ック図、第２図は本発明の一実施例の信号のタイミング
を示す図である。

本発明の実施例の概要について説明する。

出力インピーダンスの低いすなわち高消費電力の第一の
ＤＡコンバータ素子と、出力インピーダンスの高いすな
わち低消費電力の第二のＤＡコンバータ素子とを並列に
作動させる。次にあらかじめ定められた周期ごとに入力
するデータが順次具なる場合に第一のＤＡコンバータ素
子の出力をアナログ出力信号とする。あらかじめ定めら
れた周期ごとに入力するデータが順次同一の場合は第二
のＤＡコンバータ素子の出力ｔアナログ出力信号とする
ものでるる。このときは第一のＤＡコンバータの高消費
′電力の部分は開放した状態にする。

かようにして高速のＤＡコンバータをより少ない電力で
作動させることができる。

次に本発明の実施例についてその構成と動作を中心に説
明する。第１図を見るに本実施例は制御回路１と、第一
のＤＡコンバータ素子２と、第二のＤＡコンバータ素子
３とを備えている〇デジタル入力信号１ｏｏｈ、第２図
において。

参照符号ＤＩで示され、その内容はデータエト１１〜工
６で表わされる。そしてクロック周期ごとに並列に入力
されておシ、まず遅延型フリップフロップ回路１１へ入
力する。ここでσ参照符号ＣＬで示される波形のクロッ
ク信号１０６が入力され、クロックの１周期だけ遅延さ
れた遅延入力信号１０３（参照符号ＤＤで示される）が
出力される。

遅延入力１５号１０３すなわちＤｉ）Ｈデジタル入力揖
号１００と共に一致回路１２に人力し、両者の信号が一
致すれば（ここではＩ　３＝Ｉ　４のときを示す）一致
倍号１０４すなわちＤＳを出力する。

一致信号１０４すなわちＤＳが出力するときは、少なく
ともデジタル入力信号１００Ｉｒｉ一致信号１０４とそ
れよシ遡った一つ前のデジタル入力信号１００とが連続
したクロック信号の２周期の間で同一の信号が入力され
ていること’ｔ６られしている。

次に一致偏号１０４すなわちＤＳはさらに遅延型フリッ
プフロラ１回路１３に入力され、一致信号１０４からク
ロック信号１０６すなわちＣＬの１周期分だけ遅延し念
作動停止悟号１０５すなわちＤＥを第一のＤＡコンバー
タ素子２の制御端子へ入力し、第一のＤＡコンバータ素
子２の作動を停止させる。このとき第一のＤＡコンバー
タＸ子２と第二のＤＡコンバータ素子３とに入力される
遅延入力信号１０３すなわちＤＤのデータＩ４は、作動
子の第二のＤＡコンバータ素子からアナログ出力信号１
０１となって出力する。

こ１しは遅延入力信号１０３のデータＩ３と工４とが同
一であって、遅延入力信号１０３がデータエ３で示され
ていると＠は第一のＤＡコンバータ素子２が作動しアナ
ログ出力信号１０１を出力するが、データＩ４で示され
るときハ第一のＤＡコンバータ素子２セ作動せず第二の
ＤＡコンバータ素子３が作動してアナログ出力信号１０
１ｔ−出力する。

また、作動停止信号１０５が出力されないときは％第一
のＤＡコンバータ素子２と第二のＤＡコンバータ素子３
とが同時に作動するが、第二のＤＡコンバータ素子３が
作動していても出力インビーダンスが高いので、出力イ
ンピーダンスが低い第一のＤＡコンバータ素子２の作動
に支配されているＯ 更に、連続したクロック信号の３周期の間で同一信号が
入力されたときの最初の３周期目にはじめて作動停止信
号を出力することも、遅延型フリップフロップ回路の増
設で可能となる。

以上のように、デジタル入力信号が変化したときは出力
インピーダンスの低い（消費電力の大きい）ＤＡコンバ
ータ素子でＤＡ変換機能を受は持ち、デジタル入力信号
が変化しないときは出力インピーダンスの高い（消費電
力の小さい）ＤＡコ／バータ累素子ＤＡ変換機能（実質
的ＶＣニ出力レベル保持機能）を受は持っているので、
時間的に平均して消費電力を減少させることができる。

（発明の効果ン 以上詳細に説明したように、本発明はデジタル入力信号
が変化したときは消費電力の大きいＤＡコンバータ累素
子ＤＡ変換機能を受は持ち、デジタル入力信号が変化し
ないときは消費電力の小さいＤＡコンバータ累素子出力
レベル保持機能全骨は持たせていることにより、平均し
た消費電力の減少特に画像メモリの画素のアナログ化の
ように同一レベルの信号が連続することの多い場合は極
端に消費電力を減少させるという効果がめシ、さらにそ
のため放熱量が減少するため物理的寸法を小さくできる
という効果もめる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２南は本発明の一実施例の信号のタイミング図。 １・・・・・・制御回路、２・・・・・・第一のＤＡコ
ンバータ素子、３・・・・・・第二のＤＡコンパ〜り素
子、１１・１３・・・・・・遅延型７リツプフロツプ回
路、１２・・・・・・一致回路。 １ｏｏ　：　　ヂシタノＬ−）＼ノフイ４５−う・　　
　　／（４４：　　　　（３之イ躬１０１：　アカロジ
注ｆ）信号　　　１０５：作！頭トＥ体号ｔｏ　３　　
遁造入乃イ無号　　　／ｌ）６ニ　クツ９り傳号第１図 第　２　図

Claims (1)

【特許請求の範囲】
1. 複数ビットのデジタル量をアナログ量に変換するＤＡコ
   ンバータにおいて、第１のＤＡコンバータ素子と、前記
   第１のＤＡコンバータ素子よりも出力インピーダンスが
   高くかつ前記第１のＤＡコンバータ素子とは並列に接続
   された第２のＤＡコンバータ素子と、入力されたデジタ
   ル信号が連続して同一であるときは少なくともその第１
   番目の前記デジタル信号の継続時間のみ前記第１のＤＡ
   コンバータ素子を作動せしめる制御信号を出力する制御
   回路とを備えてなるＤＡコンバータ。