JPS62109578A - 電圧レベルシフト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、成る電圧レベルの信号を受は取りそして所定
のより大きな電圧レベルの対応信号を発生する電圧シフ
ト論理回路に係る。本発明は、特に、ＣＭＯ３論理で実
施され、必要とされる電流が比較的低く且つ植え込み式
の心臓ペースメーカにおいて電圧レベルを確実にシフト
するのに適した上記形式の回路に係る。

従来の技術 近代的な論理回路においては、例えば、デジタル論理部
品のような成る形式の電気部品を付勢及び作動するため
の比較的電圧レベルの低い信号と、例えば、キャパシタ
のような別の形式の関連部品を付勢及び作動するための
比較的電圧レベルの高い信号とを供給することがしばし
ば必要とされる。それ故、実際には、回路の種々の点に
別々の電圧レベルを有する信号を供給することがしばし
ば必要とされる。

近代的な植え込み式の心臓ペースメーカは、色々な電圧
レベルの作動信号を必要とする比較的複雑な電子装置の
一例である。このような装置においては、複雑な論理回
路の成る部分を付勢するための例えば２ボルトの低い電
圧レベルと、他の回路部分を作動するための例えば８ボ
ルトの高い電圧とがしばしば必要とされる。従って、ペ
ースメーカを制御するＴＴＬ論理回路を付勢及び作動す
るためには比較的低レベルの電圧信号が送られ、一方、
心臓を刺激するキャパシタを付勢するためにはより強力
な信号が必要とされる。

植え込み式の心臓ペースメーカは、そのハウジング内に
配置された比較的小型のバッテリによって供給される電
力で何年という周期で作動しなければならない。それ故
、信頼性が高く、安定性が良く、然も、バッテリの消費
を少なくするために比較的低い動的電流しか消費しない
ようなペースメーカを提供することが必要である。実際
の問題として、ペースメーカは、これが静止もしくは休
止状態にある時のバッテリの消費を最小とするように静
的な電流の消費も比較的低くなければならない。

発明が解決しようとする問題点 ペースメーカ及びこれと同様の装置は、その作動に必要
な２レベルの電圧を供給するためにＣＭＯＳレベルシフ
ト回路を使用している。このような回路は、低電力のＰ
チャンネル及びＮチャンネルデジタル論理装置と共に作
動するために比較的大きくて強力なＰチャンネルトラン
ジスタのスイッチング装置を典型的に必要とする。比較
的大型で強力なＰチャンネル装置を使用する場合には、
レベルシフト回路が状態を変える時に比較的大きな電流
が引き出される。又、大型のＰチャンネル装置の比較的
高いキャパシタンスは、レベルシフト回路の作動速度を
減少する傾向がある。更に、装置の物理的なサイズが比
較的大きいことは、例えば、心臓のペースメーカのよう
にできるだけ小型化しなければならないような装置では
、欠点となる。

更に、既存のレベルシフト回路では１回路の静止もしく
は休止状態に認知し得る漏れ電流が流れて回路の電源を
常時消費する。これは、心臓ペースメーカのような電源
内蔵装置の場合、著しい欠点となる。

問題点を解決するための手段 そこで、本発明の目的は、比較的大きなＰチャンネル装
置を使用する必要なく作動するレベルシフト論理回路を
提供することである。

本発明の更に別の目的は、比較的小型のＰチャンネル及
びＮチャンネルトランジスタ装置で作動して回路のサイ
ズ及び電力消費を最小とする上記形式の回路を提供する
ことである。

本発明の更に別の目的は、回路の作動部品のキャパシタ
ンスを最小とすることによって回路の作動速度を高める
ようなレベルシフト回路を提供することである。

本発明の更に別の目的は、静止もしくは休止状態におけ
る漏れ電流を最小とすることによって回路の電力消費を
減らし且つ回路の内蔵電源の寿命延長を図るようなレベ
ルシフト回路を提供することである。

本発明の更に別の目的は、植え込み式の心臓ペースメー
カにおいて作動信号の電圧レベルをシフトするのに適し
た比較的低電力で且つ比較的高速のレベルシフト回路を
提供することである６本発明のこれら及び他の目的は、
添付図面を参照とした以下の詳細な説明より明らかとな
ろう。

作用 公知の問題を解消し、本発明の目的を達成するために、
本発明の改良された電圧レベルシフト回路は、交差結合
されたＮチャンネル及びＰチャンネルのＣＭＯ３’４界
効果トランジスタを使用して電圧レベルシフト動作を実
行する。これらトランジスタは、入力データ信号に極性
及びタイミングが対応する電圧シフトされた信号を発生
するようにＰチャンネル及びＮチャンネル装置が構成さ
れた時にこれら装置が互いに他を引っ張らないように制
御される。

実施例 以下、同様の部分が同じ参照番号で示された添付図面を
参照し、本発明のレベルシフト装置の好ましい実施例に
ついて詳細に説明する。

第１図は、基準電圧ＶＳＳＩと電圧ＶＤＤとの間に定め
られた電圧レベルからの入力信号ＶＩＮの電圧揺動を、
基準電圧ＶＳＳ２から電圧ＶＤＤへのより大きな電圧揺
動を有する対応出力信号ＶＬＳにシフトする公知の回路
を示している。

当業者に明らかなように、第１Ａ図の回路は、金属酸化
物半導体（ＭＯＳ）電界効果トランジスタ（Ｆ、ＥＴ）
で構成される。第１Ａ図の回路は、Ｎチャンネル及びＰ
チャンネルの電界効果トランジスタを使用しており、こ
れらはブツシュ−プルの相補的なデジタル回路を形成す
るように相互接続される。第１Ａ図のＰチャンネル電界
効果トランジスタはｒＰＪと示されており、Ｎチャンネ
ルのトランジスタはｒＮＪと示されている。従って、第
１Ａ図のトランジスタＰ１、Ｐ２及びＰ３は、Ｐチャン
ネル装置であり、トランジスタＮ１、Ｎ２及びＮ３は、
Ｎチャンネル装置である。

Ｐチャンネル及びＮチャンネルの電界効果トランジスタ
は、ソリッドステートスイッチとして作動し、ゲートリ
ードに印加される電圧に基づいてソースリードとドレイ
ンリードとの間で電流を導通する。従って、例えば、ト
ランジスタＰ１は、論理低レベルの電圧信号がそのゲー
ト４に送られた時にソース１とドレイン３との間に電流
を導通する。トランジスタＰ１は、導通状態において。

オンに切り換わるといえる。論理高レベルの電圧信号が
ゲート４に送られた時には、トランジスタＰ１がオフと
なり、ソース１とドレイン３との間が実質的に開路とな
る。

Ｎチャンネルトランジスタ、例えば、Ｎチャンネル装置
Ｎ１については、逆の動作が行なわれる。動作中、装置
Ｎ１は、そのゲート１１に送られる論理高レベルの電圧
信号に応答してソース７とドレイン９との間に電流を導
通する。装＠Ｎ１は、そのゲート１１に論理低レベルの
信号が送られるのに応答してオフとなって電流の導通を
停止する。

第１Ａ図の回路の動作は、レベルシフト回路１２につい
て説明する。この回路においては、正の電圧ＶＤＤが論
理高レベルを定めると共に、入力ライン１３にデ」り入
力として送られる第１Ｂ図の入力信号ＶＩＮの正の電圧
揺動も定める。低い電圧信号ＶＳＳＩは、低い論理レベ
ルを定めると共に、入力信号ＶＩＮの電圧揺動の低レベ
ル点を定める。

第１Ｂ図には、出力信号ＶＬＳＩが示されている。この
ＶＬＳ　１信号はタイミング的には信号■工Ｎに対応す
るが、レベルシフト回路１２により正の電圧ＶＤＤと電
圧ＶＳＳ２　（これは電圧ＶＳＳ１より低い）との間に
与えられる大きな電圧揺動を有している。

作動中、第１Ａ図のトランジスタＰ１及びＮ１は、ライ
ン１３に送られた信号ＶＩＮに対して極性が反転された
信号をライン１５に発生するインバータを形成する。従
って、信号ＶＩＮが高レベルである時には、装置Ｐ１が
オフにされ、ＶＤＤライン１７とインバータの出力ライ
ン１５との間を開路にする。然し乍ら、ライン１３の高
電圧レベルは、トランジスタＮ１をオンにし、従って、
低電圧ＶＳＳＩをライン１５に印加させる。それ故、導
通するトランジスタＮ１は、ライン１３の信号ＶＩＮの
比較的高い電圧に対して極性が逆の低い信号をライン１
５に発生することが明らかであろう。信号ＶＩＮが低い
電圧ＶＳＳＩまで低下した時には、トランジスタＰ１が
オンになり、トランジスタＮ１がオフになる。Ｐｌがオ
ンになると、高い電圧ＶＤＤがライン１５に送られる。

従って、ライン１５の電圧は、入力ライン１３の信号Ｖ
ＩＮの電圧と逆であり、即ち、その補数である。

入力信号ＶＩＮは、ＰチャンネルトランジスタＰ３のゲ
ート１９に送られ、ライン１５の反転された信号は、Ｐ
チャンネル装置Ｐ２のゲート２１に送られる。入力信号
ＶＩＮが論理高レベルである時には（即ち信号がＶＤＤ
に等しい時には）、ライン１５の反転された論理低信号
に応答して。

トランジスタＰ３がオフとなり、トランジスタＰ２がオ
ンとなる。

Ｐ２がオンになると、これが導通して高い電圧ＶＤＤを
ＮチャンネルトランジスタＮ３のゲート２３に供給する
。ゲート２３に送られるこの高い電圧によりＮ３がオン
となり、これが導通して低い電圧ＶＳＳ２をＮチャンネ
ル装置Ｎ２のゲート２５に供給する。ゲート２５に送ら
れるこの低い電圧によりＮ２がオフとなる。導通する装
置Ｐ２及び非導通の装置ＮＺは、高い電圧ＶＤＤを出力
信号ＶＬＳのための回路ノード２７に供給する。

第１Ａ図の回路は、ライン１３に高レベルの入力信号Ｖ
ＩＮが供給される限り高レベルの出力信号ＶＬＳを発生
するようにラッチされたま＼となる。

このラッチ状態においては、入力信号ＶＩＮ及び出力信
号ＶＬＳＩの両方がＶＤＤの電圧値を有する。この定常
状態では、第１Ａ図の回路は、古典的な低い静的な電流
消費を示し、これは相補的な金属酸化物半導体回路（０
ＭＯ８）の特性である。

反転された出力信号ＶＬＳＩＩは、第１Ａ図の回路のノ
ード２９に送られる。それ故、この信号ＶＬＳＩＩは、
ノード２７の信号ＶＬＳＩが高レベルである時に低レベ
ルとなる。ノード２９に低レベルのＶＬＳＩＩ信号が与
えられる理由は、前記したように、Ｐ３がオフにされそ
してＮ３がオンにされるからである。導通ずるＮ５）−
ランジスタは、最も低い電圧信号ＶＳＳ２をノード２９
に供給する。従って、反転された出力信号ＶＬＳＩ１は
、出力信号ＶＬＳＩがノード２７の正電圧ＶＤＤである
時にＶＳＳ２の最も低い電圧となる。

トランジスタＰ２及びＮ２の組合体は、ライン１３に送
られた入力信号ＶＩＮの極性に対応する出力信号ＶＬＳ
Ｉをノード２７に発生することが明らかである。トラン
ジスタＰ３及びＮ３は、装置Ｐ２及びＮ２と反転ラッチ
関係で作動し、それ故、それに対応する反転出力信号Ｖ
ＬＳ　Ｉ　１をノード２９に発生する。

ライン１３の信号ＶＩＮによって低レベルの電圧ＶＳＳ
Ｉが供給される時には、Ｐ３がオンに切り換わり、ライ
ン１５に現われる反転されたゲート電圧によって装置Ｐ
２がオフとなる。装置Ｐ３がオンに切り換わる時点で、
それに関連した対である装置Ｎ３はまだオンである。従
って、Ｐ３は、Ｎ３が導通していて回路ノード２９を低
電圧ＶＳＳ２に接続する時に、回路ノード２９に正の電
圧ＶＤＤを供給すべく導通を試みる。スイッチング動作
を行なうためには、装置Ｐ３が装置Ｎ３より「強力」で
あって、ノード２９を高い電圧に向かって引っ張り、Ｎ
３の導通状態に対してシフト回路をラッチしなければな
らない。

Ｐ３の「強度」は、Ｎ３に対するその物理的なサイズ、
キャパシタンス及び電流通流能力によって決定される。

実際には、Ｐ３のサイズが４０であるのに対してＮ３の
サイズが０．５である場合に、Ｐ３がＮ３に打ち勝つこ
とができると分かった。当業者に明らかなように、ＣＭ
ＯＳトランジスタのサイズは、そのゲートのサイズを２
としそしてそのゲートの長さをＬとすれば、Ｚ／Ｌの比
によって決定される。Ｐ３のサイズ４０は、ゲートの巾
を２００ミクロンとしゲートの長さを５ミクロンとする
ことによって達成される。Ｎ３のサイズは、ゲートの巾
を５ミクロンとしゲートの長さを１０ミクロンとするこ
とによって達成される。、Ｐ３に対するＺ／Ｌの比をよ
り大きなものとすると、Ｐ３はＮ３よりも大きな電流を
引き出すことができる。然し乍ら、Ｐ３は、Ｎ３よりも
比較的キャパシタンスが大きく、それ故、Ｎ３よりも一
層ゆっくりと切り換わる。

Ｐ３のサイズが大きいことにより、Ｎ３がオンにされた
時にＰ３がオンにされると、より強力なＰ３装置が導通
して回路ノード２９を高いＶＤＤ電圧まで引っ張り、従
って、装置Ｎ３を短絡し、これをオフに切り換える。ノ
ード２９に強制的に送られた論理高レベルにより、論理
高信号がＮ２のゲート２５に送られ、それ故、Ｎ２をオ
ンにする。Ｎ２がオンになると、これが導通し、負の電
圧ＶＳＳ２を回路ノード２７及びＮ３のゲート２３に印
加する。ゲート２３の論理低レベルによりＮ３がオフに
切り換えられる。従って、出力信号ＶＬＳＩは強制的に
論理低電圧ＶＳＳ２とされ、一方、ノード２９の反転出
力信号ＶＬＳＩＩは、導通する装＠Ｐ３によって強制的
に論理高電圧ＶＤＤとされる。レベルシフト回路１２の
装置は、入力信号ＶＩＮが再び高電圧ＶＤＤに復帰して
Ｐ３をオフに切り換えＰ２をオンに切り換えそして出力
信号ＶＬＳＩ及びＶＬＳＩＩの論理レベルを切り換える
まで、指示された作動状態にラッチされる。

装置Ｐ３及びＮ３について説明したように、サイズ０．
５の装置Ｎ２に打ち勝つようにＰ２には約４０のサイズ
が与えられている。このサイズの差は、装置Ｐ３及びＮ
３について前記したようにレベルシフト回路の状態を変
えるためにＰ２及びＮ２が一緒に作動する時に必要とさ
れるものである。

レベルシフト回路が状態を変えるためには、Ｐチャンネ
ル装置（Ｐ２、Ｐ３）が、導通しているＮチャンネル装
置１（Ｎ２、Ｎ３）を完全に過剰付勢しなければならな
いことを理解されたい。例えば、心臓のペースメーカに
おいて信号レベルをシフトするのに用いられるような典
型的な回路にあっては、例えば、２ボルトから８ボルト
のレベルシフトを与えることが必要とされる。装［Ｎ２
、Ｎ３に関連して装置Ｐ２、Ｐ３について上記したサイ
ズは、このような電圧シフトを得るために与えられる。

レベルシフト回路の各切り換え動作に対して完全なレベ
ルの移行を確保するためには、Ｐ装置のサイズを相当に
大きくしなければならない。入ってくるレベルの移行に
より、非常に大きな電流が引き出され、ひいては、心臓
ペースメーカのような植え込み式装置の電源が早期に尽
きてしまうことになる。

Ｐ装置の物理的なサイズが大きいことは欠点である。と
いうのは、これが作動する装置で達成できる小型化を妨
げるからである。これは、第１Ａ図に示されたように多
数のレベルシフト回路を必要とする心臓ペースメーカに
ついて特に云えることである。又、比較的サイズの大き
いＰ装置は、キャパシタンスも相当に大きく、それ故、
近代的な心臓ペースメーカに使用されるようなマイクロ
プロセッサ駆動式の回路に所望されるものよりも切り換
え速度が非常にゆっくりとしたものとなる。

第１Ａ図の回路は、回路の出力状態が変化する時にＰ−
Ｎ対を同時にオンにするという更に別の欠点がある。又
、この回路は、これらの移行点において不所望な電流ス
パイクを発生する。この電流スパイクにより、回路の電
源にかＮる電流負荷が回路のスイッチング周波数の増加
と共に増大する。上記の電流スパイクは、心臓ペースメ
ーカに使用された回路の比較的高いスイッチング速度に
おいて不所望な電流消費をもたらす。

従って、第１Ａ図の回路は、ＣＭＯ８回路の特性として
静的な電流消費は所望通りに低いものであるが、レベル
シフト回路のスイッチング中に生じる電流スパイクによ
り不所望に高い動的な電流消費を招く。又、この回路は
、比較的大型のＰ型装置を使用しているために、物理的
なサイズが若干大きなものである。

第２図は、本発明によるレベルシフト回路の一実施例を
示す。この回路は大型の電界効果形トランジスタを必要
とせず、更に、第１Ａ図の公知回路に対し動的な電流消
費量が低い。第２図のフロント・エンド型ストローブ回
路３７は、複数の関連レベルシフト段３５を作動させる
駆動回路である。前記ストローブ回路３７は、第１Ａ図
に示す場合と全く同様に作動される。従って、装置Ｐ２
及びＰ３は、そのサイズがＺ／Ｌ比で４０であり、一方
、装置Ｎ２及びＮ３は、そのサイズがＺＺＬ比で０．５
である。第２図のレベルシフト回路の利点は、図示の回
路３５に対応するレベルシフト回路をストローブ回″Ｊ
＠３７に加えることによって達成される。第２図のＰチ
ャンネル電界効果トランジスタ装置Ｐ４．Ｐ５、Ｐ６及
びＰ７は、Ｚ／Ｌ比が１０１５である。Ｎチャンネル装
置Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８及びＮ９は、Ｚ／Ｌ比
が５１５である。従って１回路３５のＰ及びＮ装置は、
サイズ的には比較的小さく、それ故、比較的キャパシタ
ンスが低く、比較的スイッチ時間が速く且つ比較的小さ
な空間しか必要としない。

多数の電圧レベルをシフトするように多数の回路３５が
回路３７によって駆動される時には、空間の節減が特に
明らかである。

回路３７は、一連のレベルシフト回路３５に一連の比較
的狭いストローブパルスＶＡＬＳを発生する。第３図の
制御回路は、第２図のストローブ回路３７及びレベルシ
フト回路３５を作動させるためのタイミング信号を発生
させる。第４図は第２図及び第３図の回路の作動信号を
示すタイミング図である。

改良されたこのレベルシフト回路３５の動作は、Ｐチャ
ンネル装［Ｐ５、Ｐ６とＮチャンネル装置Ｎ６、Ｎ８が
第１Ａ図の回路の装置Ｐ２．Ｐ３及びＮ２、Ｎ３にそれ
ぞれ一般的に対応することに最初に注目することにより
正しく理解されよう。従って、装置Ｐ５、Ｐ６．”Ｎ６
、Ｎ８は、レベルシフト機能を発揮するように、装置Ｐ
２、Ｐ３、Ｎ２、Ｎ３について説明したように一般的に
作動する。第２図の回路の改善された動作は、レベルシ
フト回路３５の状態が変化した時にＮ８からＰ６をそし
てＮ６からＰ５を選択的に切断するように制御される装
置Ｐ４、Ｐ７、Ｎ４、Ｎ５、Ｎ７及びＮ９の動作によっ
て達成される。切断されたＰ−Ｎ対は独立して作動し、
それ故、Ｐチャンネル装置（Ｐ５、Ｐ６）がその関連Ｎ
チャンネル装置（Ｎ６、Ｎ８）を過剰付勢する必要なく
、レベルシフトを行なうことができる。それ故、レベル
シフト回路３５は、過剰サイズのＰチャンネル装置を必
要とせず、且つシフト回路の状態が変化する時に不当に
高い動的な電流負荷を必要とせずに作動される。

第３図と第４図について説明すると、制御回路のタイミ
ングをとるためにクロック信号が４１に送られる。本発
明の望ましい実施例によれば、約ＩＫＨｚのクロック周
波数が使用される。然し乍ら１本発明の範囲内で他のク
ロック周波数を使用することもできる。

クロックパルスは、ＮＯＲゲート４３及びインバータ４
５に通され、このインバータは、それに対応する反転し
たクロックパルスをＮＯＲゲート４７に供給する。

クロックパルスが高いものであれば、ＮＯＲゲート４３
の出力は低くされ、低レベルの信号が出力インバータ４
９と一連の遅延インバータ５１−５７に供給される。最
後の遅延インバータ５７は遅延した論理低信号をＮＯＲ
ゲート４７の入力に供給する。ＮＯＲゲート４７の反対
側の入力はインバータ４５から論理低信号を受信し、か
くてインバータ４７の出力に論理高信号を発生させる。

ＮＯＲゲート４７の高レベル出方は、遅延インバータ５
９−６５によりＮＯＲゲート４３の入力へ送信される。

最後の遅延インバータ６５の高レベル出力はＮＯＲゲー
ト４３をラッチし、該ＮＯＲゲートの出力を低レベルに
保持する。

ＮＯＲゲート４３の出力が低レベルに保たれる限り、出
力インバータ４９は、クロック信号に対し遅れた関係で
高い位相信号φ１を発生させる。

クロックパルスが最終的に論理低レベルに下がる時、論
理高信号がインバータ４５によりＮＯＲゲート４７の入
力に供給され、ＮＯＲゲートの出力を論理低に強制する
。インバータ５９−６５によって決定された遅延の後、
ＮＯＲゲート４３の出力は強制的に高論理レベルとされ
、インバータ４９の出力は低論理レベルに下がる。ＮＯ
Ｒゲート４７の出力は反転信号φ２を発生する出力イン
バータ６７に供給される。

第４図のタイミング図を説明すると、ＮＯＲゲート４３
．４７及び関連インバータが作動し、位相信号φ１を発
生する。この信号は、時間的に遅延され且つクロック信
号に対しパルス幅が増大されるが、クロック信号と同じ
極性を保持する。

ここに示す論理要素は、更に、φ２位相信号を発生し、
この信号は、クロック信号に対し反転され且つφ１位位
相量の正のパルス内に入る。

クロックと位相信号φ１．φ２の指示されたタイミング
関係は、タイミング遅延の使用により達成される。従っ
て、φ１信号の先端７ｏは、ＮＯＲゲート４３及びその
関連出力インバータ４９によってもたらされた遅延によ
り、クロック信号の先端６８に対し遅延される。φ２２
位相信の先端７２は、インバータ５１−５７、ＮＯＲゲ
ート４７及びインバータ６７によって与えられた遅延に
より、φ１１位相信の先端７０に対し遅延される６φ２
位相信号の後端７４は、φ１１位相信の後端７６の前に
発生する。これは、２つの信号を発生させる構成要素の
時間遅延の差によるものである。かくて、クロック信号
の後端７８が論理低レベルに下がると、φ２２位相信は
、インバータ４５、ＮＯＲゲート４７及びインバータ６
７によって定められた遅延の後に７４で立ち上る。然し
乍ら、φ１１位相信の後端は、インバータ４５、ＮＯＲ
ゲート４７、遅延インバータ５９−６５゜ＮＯＲゲート
４３及びインバータ４９によって定められた遅延の後ま
では高レベルがら低レベルに落ちない。かくて、第３図
回路の時間遅延動作は、位相信号φ１の先端が位相信号
φ２の先端に先行し、φ２の後端がφ１の後端に先行す
るように確保する。かくて、位相信号φ１とφ２は、非
重畳関係で発生される。即ち、位相信号φ２は、位相信
号φ１が論理高である時、常に状態を変える。

位相信号φ１とφ２を発生させるための上記論理回路は
、本発明の望ましい実施例を説明するためのものである
ことを理解されたい。上記の非重畳関係で位相信号を発
生させる他の論理回路も本発明の範囲内で使用できる。

φ１及びφ２の位相信号は、ＮＡＮＤゲート６９．７１
及び７３及びインバータ７５と７７を備えるエツジ検出
器に供給される。作動中、正のφ１信号はＮＡＮＤゲー
ト６９の入力に供給され、反転され遅延されたφ１信号
はＮＡＮＤゲート６９の反対の入力に送られる。ＮＡＮ
Ｄゲート６９はインバータ７５によって与えられる遅延
で定められたパルス幅をもつ負の出力パルスを発生する
。

負のパルスは、φ１１位相信の先端７０を表わす。

同様に、ＮＡＮＤゲート７１とその関連インバータ７７
は、φ・２位相信号の後端７４を表わす負のパルスを発
生する。作動中、φ２信号はＮＡＮＤゲート７１の１つ
の入力に供給され、そして反転遅延された信号はインバ
ータ７７からＮＡＮＤゲート７１の別の入力に供給され
る。ＮＡＮＤゲート７１の出力は、ゲートに供給された
信号の後端間の重畳点以外は、全ての場合に高レベルで
ある。重畳は、それぞれの信号が論理高である時に生じ
、それ故、ＮＡＮＤゲートはインバータ７７の遅延によ
って定められたパルス幅をもつ対応する負のパルスを発
生する。

ＮＡＮＤゲート６９及び７１の負のパルスはＮＡＮＤゲ
ート７３に付与され、ＮＡＮＤゲート７３の出力に正の
対応パルスＶＡを発生させる。

第４図のタイミング図を参照すると、ＶＡパルスは、φ
１及びφ２信号それぞれの先端及び後縁で発生すること
が明らかである。

φ１及びφ２信号はＡＮＤゲート８３の入力にも供給さ
れる。このゲートの出方は関連ＯＲゲート８５と８７に
供給される。ＯＲゲート８５の反対入力はデータフリッ
プフロップ８９のＱ出方に接続され、ＯＲゲート８７の
反対入力はフリップフロップ８９の反転Ｑ出力に接続さ
れる。入力データ信号ＶＩＮはフリップフロップ８９の
データ人力に供給され、ＮＡＮＤゲート７３の出力はフ
リップフロップ８９のクロック入力に供給される。フリ
ップフロップ８９はＮＡＮＤゲート７３によって供給さ
れたＶＡパルスの先端においてＱ出力に信号ＶＩＮの論
理レベルを通す。フリップフロップの転倒Ｑ出力は、Ｑ
出力の信号に対して反転した信号を供給する。

代表的なＶＩＮ信号が第４図に示されている。

本発明の詳細な説明を簡単にするため、特定のＶＩＮ信
号が示されている。然し乍ら、本発明の範囲内で所望の
ＶＩＮ信号を使用できることを理解されたい。

一般に、第２図の第ルベルシフト回路３５は、入力信号
ＶＩＮと同じ極性であるが信号ＶＩＮの電圧レベルに対
し電圧レベルがシフトされた出力信号ＶＬＳ　Ｉを発生
する。がくて、説明の目的上、ＶＩＮ信号は、ＶＤＤと
Ｖ３Ｓｉ間で第１Ｂ図に示す電圧揺動をもつことができ
る。第２図の回路は、電圧ＶＤＤとＶＳＳ２との間でよ
り大きな電圧揺動をもつ対応出力信号を発生する。

第３図の回路において、入力信号ＶＩＮの論理状態は、
フリップフロップ８９がＮＡＮＤゲート７３の出力の正
のＶＡパルスによってゲート作動された時にのみデータ
フリップフロップ８９の出力に現われる。かくて、フリ
ップフロップ８９は、ＶＩＮ信号の変化がＶＡパルスと
同期して検出されるようにする。

第３図と第４図について言えば、もしＶＩＮ信号が論理
高であるならば、論理高信号がフリップフロップ８９を
介してＱ出力に送られ、そしてＯＲゲート８５の出力に
論理高信号ＶＣ２を発生させる。かくて、ゲートを通さ
れた論理高のＶＩＮ信号は、第４図のタイミング図に示
したＶＣ２制御信号として一定の論理高レベルを与える
。フリップフロップ８９は、ゲートを通１されたされた
高レベルのＶＩＮ信号に応答し、低論理信号をＯＲゲー
ト８７に供給する。それ故、ＯＲゲート８７は、ＡＮＤ
ゲート８３によッテ発イ１　だＶＣＩ信号を通過させる
。

ＶＩＮ信号が論理低である場合、データフリップフロッ
プ８９は上記とは逆に作動され、ＯＲゲート８７の出力
に論理高信号ＶＣＩを発生させると共に、ＯＲゲート８
５がＡＮＤゲート８３からのＶＣ２信号を通せるように
する。

第３図の制御回路によって発生したφ１、φ２、ＶＡ、
ＶＣＩ及びＶＣ２信号は、第２図のストローブ回路３７
とレベルシフト回路３５を作動させるために供給される
。作動中、ＶＡパルスはストローブ回路３７のインバー
タトランジスタＰＬ　トＮ　１　ニ供給され、ｔｌ　圧
Ｖ　Ｄ　Ｄ、ＶＳＳｌ及びＶＳＳ２は第１Ａ図の回路に
ついて説明したように回路に供給される。ストローブ回
路３７は、第１Ａ図の回路について述べたように作動さ
れ、ＶＡ倍信号同じ極性及びはゾ同じタイミングをもつ
がＶＡ倍信号対して与えられたＶＤＤからｖｓｓｌの電
圧範囲ではなくてＶＤＤがらＶＳＳ２の電圧範囲で定め
られた出力ＶＡＬＳパルスを発生する。ＶＡ倍信号この
レベル変換は、レベルシフト回路３５のＭＣ３装置を作
動するため必要とされるものである。

第２図に詳細に示した第１のレベルシフト回路３５の作
動をストローブ回路３７と第３図の制御回路しこよって
発生した信号について以下に説明する。追加のレベルシ
フト回路３５をストローブ回路３７に接続して、追加の
対応レベル変換を行なえることを一般に理解されたい。

然し、本発明の理解を容易にするために、ここでは１つ
のレベルシフト回路３５のみについて説明する。

作動中、ｖＣｌ及びＶＣ２信号は、装置Ｐ５及びＰ６の
動作を制御し、ひいては、出力ＶＬＳ１信号の論理レベ
ルを決定するために供給される。

第４図のタイミング図について言えば、ｖ０１信号は最
初に点９５において論理低であり、ＶＣ２信号は対応す
る点９７において論理高である。

第２図について言えば、論理低のｖＣｌは、装置Ｐ５と
対応する装置Ｐ７をオンにする。かくて。

装置Ｐ５は正のＶＤＤ電圧を装置Ｎ８のゲート９９に供
給し、更にライン１０１の出力信号ＶＬＳ１として正の
ＶＤＤ電圧を定める。装［Ｎ８のゲート９９に送られる
正の信号は装置をオンにし、負の電圧ＶＳＳ２が回路点
１０３に供給される。

回路点１０３の低電圧ＶＳＳ２は、回路ノード１０７に
供給される。何故なら、装置Ｎ７はＶＣＩの低論理レベ
ルによって装置Ｐ７がオンになった結果としてオンにな
るからである。特に、Ｐ７がオンになると、Ｐ７は高電
圧ＶＤＤを装置Ｎ７のゲート１０９に供給し、この装置
を導通させる。

それ故、ノード１０７の低論理レベル信号は装置Ｎ６の
ゲート１１］に供給され、これをオフにする。更に、装
置Ｐ４は論理高信号ＶＣ２によってオフにされ、Ｎ４と
Ｎ９はＶＡＬＳ信号が論理低であることによってオフに
され、装置Ｎ５は中間状態にある。

ＶＣＩ信号が時間１１３に論理高レベルに上昇すると、
装置Ｐ５とＰ７はオフにされるが、回路ノード１００及
び１０２にはこれらノードのキャパシタンスによって高
電圧が維持され、従って、Ｎ７とＮ８は導通のま＼とな
る。ＶＣＩとＶＣ２が共に高レベルになった後、ＶＡＬ
Ｓパルス１１５が発生されて装置Ｎ４とＮ９をオンにし
、ノード１０２と１０７に低いＶＳＳ２電圧を印加する
。

これらノードの低電圧は装置Ｎ５とＮ７をオフにするが
、ライン１０１のＶＬＳＩ信号の出力状態には影響を及
ぼさない。何故なら、上述の如く。

ノード１００の電圧は回路キャパシタンスにより保持さ
れるからである。ＶＡＬＳ信号のタイミングは正に向か
うＶＣＩ信号内に入るよう第３図の回路によって決定さ
れることを理解すべきである。

それ故、第３図の制御回路のタイミングは、ＶＡＬＳ信
号が発生されて装置Ｎ４とＮ９をオンにする前に、両装
置Ｐ４及びＰ７をＶＣｌとＶＣ２のそれぞれの高レベル
によってオフにするよう確保する。かくて、装置Ｎ４と
Ｎ９は、装置Ｐ４とＰ７を短絡せずにオンにされる。Ｖ
ＡＬＳ信号１１５が論理低に下がった後、ＶＣＩ信号も
論理低に下がり、装置Ｐ５とＰ７を再びオンにし、それ
故高電圧が回路ノード１００に保持され、出力信号ＶＬ
Ｓ１を正の論理レベルに確実に保持する。

第４図のタイミング図について言うと、連続的なＶＡＬ
Ｓ信号１１９．１２１及び１２３は、ＶＣＩ信号の対応
する正のパルス内で発生され、出力信号ＶＬＳＩとして
正の電圧を維持するということが明らかである。かくて
、第２図の回路はＶＬＳＩとして一定の論理高信号を保
持し、一方ＣＭＯ３論理の特徴である低レベルの静的電
流消費を確保するように作動する。

上述した通り、第３図の回路は、ＶＩＮデータ信号の論
理レベル変化をストローブするようにＶＡパルスを供給
する。かくて、第３図の回路はＶＡパルスが生じる時に
のみＶＩＮ状態信号の論理レベル変化を認識する。従っ
て、第４図のタイミング図に関しては、ＶＩＮデータ信
号は、次々のＶＡパルス間の時間にその論理状態を変え
ることができる。Ｖ　Ａ、　Ｌ　Ｓレベルシフトパルス
のタイミングがＶＡパルスと同じであるという事実に鑑
み、以下ＶＡＬＳパルスのタイミングについて説明する
。なお、第３図に関しては、対応するＶＡパルスは要求
されたゲート機能を発揮することを理解されたい。

第４図に関しては、ＶＩＮデータ信号は次々のＶＡＬＳ
パルス間の時間にその論理状態を変えることができ、そ
の状態の変化は、ＶＡＬＳパルスが発生する時にのみ第
３図の回路によって認識される。従って１例えば、ＶＩ
Ｎ信号の状態は、次々のＶＡＬＳパルス１２３と１２７
間の時間に変えることができる。説明を単純するため、
第４図のタイミング図は、ＶＡＬＳパルス発生時に生じ
るＶＩＮの変化を示している。このタイミング図は、本
発明の理解を容易にするためのもので、ＶＩＮがＶＡＬ
Ｓパルスの発生中にのみ変化するということを示唆する
ものではない。上述の通り、ＶＩＮ信号の論理状態の変
化は非同期的に発生し、これらの変化はＶＡＬＳレベル
シフトパルスにタイミング的に一致するＶＡパルスによ
って同期的にストローブされる。

第４図に図示の通り、ＶＩＮデータ信号はタイミング点
１２５において低論理レベルに下がる。

ＶＩＮ信号の状態変化はＶＡＬＳパルス１２７に一致す
るＶＡパルスによってストローブされる。

データフリップフロップ８９はＶＩＮデータ信号の論理
レベルの変化を記憶し且つ記憶された論理レベルをＶＣ
ＩとＶＣ２信号の状態を制御するため供給する。

第３図の回路は、ｖＣｌ、ＶＣ２信号が共に論理高であ
る場合にのみＶＡＬＳパルスを発生することを理解され
たい。このシステムの制約は、ＶＡＬＳパルスを発生し
且つＶＣＩとＶＣ２信号の論理レベルを制御するための
重畳しないφ１及びφ２位相信号を定めることによって
達成される。

かくて、第４図のタイミング図に示す通り、ＶＡＬＳパ
ルス１２７は、φ１及びφ２信号が論理高である場合に
指定の時点１２９で発生される。第３図のＡＮＤゲート
８３は、ＶＣＩとＶＣ２信号の論理状態を制御するため
φ１とφ２信号の論理状態を供給する。かくて、第４図
に関しては、φ１及びφ２信号が同時に論理高レベルに
なることにより、ＶＣＩ及びＶＣ２信号の双方が強制的
に論理高にされる。これは、ＶＣＩ及びＶＣ２信号が出
力信号ＶＬＳＩの論理状態を決定する装置Ｐ５と２６を
制御する故に重要である。もしＶＣＩとＶＣ２信号が共
に高いならば、装置Ｐ５とＰ６はオフにされ、それ故、
各回路ノード１００及び１０７を論理高のＶＤＤ電圧に
もっていくことはない。

従って、第３図のタイミング回路は、各ＶＡＬＳ信号が
発生する時にｖＣｌ及びＶＯ２が同時に高論理信号にな
ることによって装置Ｐ５とＰ６がオフになるように確保
する。ＶＡＬＳ信号は。

各々、装置Ｎ４、Ｎ９をオンにし、論理低電圧ＶＳＳ２
を回路ノード１１７及び１０２に供給する。

ノード１１７及び１０２の低レベルにより、装置Ｎ５と
Ｎ７がオフにされ、それ故、装置Ｐ５を装置Ｎ６から又
装置Ｐ６を装置Ｎ８から切断する。

第４図のタイミング図と第２図の回路に関して言えば、
ＶＩＮデータ信号が１２５゛で論理低に下がりそしてＶ
ＡＬＳパルスが発生する時、装置Ｎ４とＮ９がオンにさ
れて、ノード１１７と１０２に負のＶＳＳ２電圧を印加
し、それ故、装置Ｎ５とＮ７をオフにする。前述した通
り、ＶＡＬＳパルス１２７はＶＣＩとＶＯ２が論理高で
ある時発生され、それ故、装置Ｐ４、Ｐ５．Ｐ６とＰ７
は点１１７と１０２の負の電圧が正の電圧ＶＤＤに対し
て短絡されないようにオフにされる。

ＶＡＬＳパルス１２７が発生される直前に、ＶＣＩ信号
は論理低であり且つＶＣ２信号は論理高であった。低レ
ベルのＶＣＩ信号は装置Ｐ５とＰ７をオンにし、従って
、回路ノード１００及び１０２に正の電圧ＶＤＤを供給
した。ノード１００の正の電圧は装置Ｎ８をオンにし、
回路点１０３に負の電圧ＶＳＳ２を供給した。回路ノー
ト１ｏ２の正の電圧は装置Ｎ７をオンにし、それ故、１
０３の負の電圧を回路ノード１０７と装置Ｎ６のゲート
１１１に供給し、装置Ｎ６をオフにした。

従って、ＶＡＬＳパルス１２７が発生する時点で。

信号ＶＣＩとＶＯ２が論理高であり、回路ノート１００
のキャパシタンスによって正の電圧が保持され、装置Ｎ
８をオンに保持し、回路点１０３と回路ノード１０７に
負の電圧を保持する。

ＶＡＬＳ信号１２７がタイミング点１３１で完了する時
、ＶＣｌとＶＣ２信号の論理レベルはＶＩＮデータ信号
の変更した論理状態を表わすように第３図の回路によっ
て調整される。かくて、低いＶＩＮデータ信号は、ＶＣ
Ｌ信号を論理高に保持し、ＶＣ２信号が、ＡＮＤゲート
８３を駆動するφ１とφ２信号の論理状態に従って論理
状態を変えられるようにする。タイミング点１３１で、
ＶＣ２信号は、φ２の当該時点で生ずる低信号により論
理低となる。

ＶＯ２の低論理レベルは装置Ｐ６とＰ４をオンにする。

導通装置Ｐ６は正の電圧ＶＤＤを回路ノード１０７に供
給する。装置Ｐ６は尊通装＠Ｎ８に打ち勝つ必要はない
。何故なら、ＶＡＬＳパルス１２７が予め装置Ｎ９をオ
ンにし、回路ノード１０２の低電圧を供給して装置Ｎ７
をオフにしているからである。装置Ｎ７は装置Ｐ６を装
置Ｎ８から切断している。従って、Ｐ６がＶＯ２の低論
理レベルによってオンにされた時、装置Ｎ８はＰ６から
切り離され、それ故、正の電圧ＶＤＤの回路ノード１０
７への印加を妨げていない。更に、ＶＯ２の低論理レベ
ルは装置Ｐ４をオンにし、それ故、何等問題なく回路ノ
ード１１７に正の電圧を付加している。何故なら、装置
Ｎ４は、装置Ｎ４のゲートが低論理レベルになることに
よってオフにされているからである。

ノード１０７の高論理、レベルは装置Ｎ６をオンにし、
それ故、負の電圧ＶＳＳ２を導通装置Ｎ５を介して回路
ノード１００に供給する。回路ノード１００の低電圧は
、装置Ｎ８をオフにすると共に、出力信号ＶＬＳ　Ｌと
して強力な負の電圧■ＳＳ２を供給する。その後、ＶＩ
Ｎデータ信号がその低論理レベルを保持する限り、信号
ＶＬＳ１は低論理電圧ＶＳＳ２に保持される。前述した
通り、ＶＣＬとＶＣ２信号は、ＶＡＬＳパ）Ｉ、ｉ　ス
（７）　発生を受は入れるため、ここではＶＣ２信号の
論理レベルを」二げることによって高レベルに周期的に
同時に上昇される。、ＶＡＬＳパルスが発生されている
間に、回路ノード１０７と１１７の高論理しベルがノー
ドのキャパシタンスによって保持される。各Ｖ　Ａ　Ｔ
、、、　Ｓパルスが完了した後、低論理レベルが再びＶ
Ｃ２信号によって与えられ、第２図の回路は再び強くラ
ッチし、ＶＬＳＩとして負の電圧ＶＳＳ２を発生する。

ＶＩＮデータ信号がその論理状態をＶＡＬＳパルス１３
５と１３７との間の論理高レベルに変える時、ＶＡＬＳ
パルス１３７に対応するＶＡパルスが第３図のフリップ
フロップ８９に論理変化をストローブし、ＶＣＩとＶＣ
２信号の各々の調整をスタートさせる。ＶＡＬＳパルス
１３７が発生する時、ＶＣＩとＶＣ２信号は論理高に保
持され、ＶＡＬＳパルス１３７は装置Ｎ４をオンにし且
つ装置Ｎ５をオフにすべく供給される。装置Ｎ５は装置
Ｐ５とＮ６を分離させ、それ故、タイミング点１３９の
ＶＣＩ信号の論理低レベルにより装置Ｐ５をオンにし、
導通装置Ｎ６に競合せずに回路ノード１００に正の電圧
ＶＤＤを供給できるようにする。第２図のレベルシフト
回路３５は、上記したように作動され、装置Ｎ８をオン
にし且つ装置Ｎ６をオフにし、ＶＬＳ　１として負の電
圧ＶＳＳ２を与え１反転借号ＶＬＳ　Ｉ　１として正の
電圧ＶＤＤを与える。

第２図のレベルシフト回路３５は、ＶＳＳＩからＶＤＤ
へ電圧が揺動する入力論理信号ＶＩＮを受信し、ＶＳＳ
２からＶＤＤへより大きく電圧が揺動する同じ極性の対
応出力信号ＶＬＳＩを発生することを理解されたい。作
動中、第２図の回路は周期的にＶＡＬＳパルスを供給し
、Ｎ４とＮ９で各々Ｎ５．Ｎ７のゲートを低レベルに引
っ張ることによりＮ５とＮ７をオフにするする。装置Ｎ
５とＮ７がオフになると、回路ノート１００と１０７及
び装置Ｐ５、Ｐ６　（ＶＬＳＩとＶＬＳｌｌを定める）
から負の電圧ＶＳＳ２へ至る一連の導通経路が取り去ら
れる。制御信号ＶＣＩとＶＯ２の非重畳関係は、各ＶＡ
ＬＳパルスが発生する時にＶＣＩとＶＯ２が共に論理高
になるようにし、それ故、装置Ｐ５とＰ６は、ＶＡＬＳ
信号が装置Ｎ５とＮ７をオフにしてＰ５とＰ６を各々の
関連表［Ｎ’６とＮ８から分離する時にオフにされる。

それ故、第２図の回路は、制御入力装置Ｐ５とＰ６がそ
の関連制御出力装置Ｎ６とＮ８から切断された後にのみ
出力信号ＶＬＳＩの論理状態の変化を開始させる。

効果 第２図のレベルシフト回路３５の作動中に、Ｖ’　Ｄ　
ＤとＶＳＳ２との間に直流電流経路が確立されることは
なく、更に、ノードのキャパシタンスに保持される電圧
のみが充電又は放電されることが明らかである。この便
利な動作により、第１Ａ図の公知回路について述べた貫
通供給電流スパイクが除去され、従って、第２図の改良
された回路では動的な電流消費が減少される。更に、第
２図の回路の場合には、第１Ａ図の公知回路よりも、多
数の１ヘランジスタが必要とされるが、第２図の回路は
、Ｚ／Ｌ比の大きいトランジスタを使用する必要がなく
、従って、非常に小さく、好ましくは、小型構成で実施
することができる。又、第２図の回路は、そのほとんど
の作動サイクル中に（即ち、比較的狭いＶＡＬＳパルス
中を除き）、ＣＭＯ３装置によって出力論理レベルが維
持されるという設計上の利点を有する。この動作によっ
て、一般的に漏れの影響を受けない強力に駆動された出
力信号が発生される。更に、第２図の回路は、ランチと
して作動し、従って、第３図の回路への入力クロックが
停止した場合にも、レベルシフト回路の出力は、その最
後に定められた状態に保持され、浮動することはない。

それ故、第２図の回路は、改良された低電流のＣＭＯＳ
レベルシフト装置となる。この回路は、動的な論理技術
を用いて直流スイッチング電流を減少すると共に、トラ
ンジスタのサイズを小型化し、ひいては、回路の全サイ
ズを小型化する。

第２図のレベルシフト回路３５及びそれに関連した第３
図の制御回路の好ましい特定の実施例について説明した
が、本発明の精神から逸脱せずに、別の回路及び部品を
用いて本発明の目的を達成できることを理解されたい。

それ故、上記の実施例は、あらゆる点で、本発明を単に
解説するものに過ぎず、本発明をこれに限定するもので
はない。本発明の範囲は、前記の説明ではなく、特許請
求の範囲によって規定される。特許請求の範囲内に入る
全ての変更は、本発明に包含されるものとする。

【図面の簡単な説明】

第１Ａ図は、公知のＣＭＯＳレベルシフト回路を示す図
、 第１Ｂ図は、第１Ａ図の回路の入力及び出力信号を示す
図。 第２図は、本発明によるＣＭＯＳレベルシフト回路を示
す図、 第３図は、第２図のレベルシフト回路の駆動信号を発生
する回路を示す図、そして 第４図は、第２図の回路の作動信号を示すタイミング図
である。 Ｐｌ、Ｐ２、Ｐ３・・ＰチャンネルトランジスタＮ１、
Ｎ２、Ｎ３・・Ｎチャンネルトランジスタ１．７・・・
ソース　　３．９・・・ドレイン４．１１・・・ゲート １２・・・レベルシフト回路 ３５・・・レベルシフト回路 ３７・・・ストローブ回路 図面の浄書（内容に変更なし） 手続補正書（方式） ６１．１．１．２７ 昭和　　年　　月　　日 同 特許庁長官　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年特許願第１８１８２０
号２、発明の名称　　　電圧レベルシフト装置３、　？
１ｉ正をする者 事件との関係　　出願人 名　称　インターメディソクス　インコーポレーテノド
・１８代理人

Claims (8)

【特許請求の範囲】
1. （１）第１のＰ及びＮチャンネル対のトランジスタが第
   ２のＰ及びＮチャンネル対のトランジスタに交差結合さ
   れていて、所定の大きさの電圧を有する入力信号を受信
   しそしてラッチ関係で作動してより大きな電圧を有する
   出力信号を発生するような形式の電圧レベルシフト装置
   において、各トランジスタ対のＰ及びＮトランジスタを
   選択的に接続するスイッチング手段と、 上記入力信号の各極性変化の前に各対のトランジスタを
   切断しそして各々の上記極性変化の後に各対のトランジ
   スタを再接続するように上記スイッチング手段を制御す
   る制御手段とを具備したことを特徴とする電圧レベルシ
   フト装置。
2. （２）上記スイッチング手段は、制御信号に応答して上
   記対のトランジスタを切断するように各対のＰトランジ
   スタとＮトランジスタとの間に接続されたトランジスタ
   を備えている特許請求の範囲第１項に記載の電圧レベル
   シフト装置。
3. （３）上記制御手段は、上記制御信号を周期的に発生す
   ると共に各制御信号を発生する間に上記入力信号をオフ
   にする手段を備えており、入力信号は各制御信号に続い
   てオンにされる特許請求の範囲第２項に記載の電圧レベ
   ルシフト装置。
4. （４）所定の大きさの電圧を有する入力信号を受信しそ
   してより大きな電圧の出力信号を発生する電圧レベルシ
   フト装置において、 上記入力信号の２つの論理状態のうちの第１の状態に応
   答してオンになる第１の入力トランジスタと、 上記入力信号の上記２つの論理状態のうちの第２の状態
   に応答してオンになる第２の入力トランジスタと、 上記第１の入力トランジスタに接続されていてこの第１
   の入力トランジスタが導通である時に導通して上記出力
   信号を発生する第１の出力トランジスタと、 上記第２の入力トランジスタに接続されていてこの第２
   の入力トランジスタが導通である時に導通して上記出力
   信号の逆信号を発生する第２の出力トランジスタと、 上記第１の入力トランジスタと上記第２の出力トランジ
   スタとの間に接続され、上記第１の入力トランジスタと
   上記第２の出力トランジスタとを接続するように選択的
   にオンになると共にこれら第１の入力トランジスタと第
   ２の出力トランジスタを切断するように選択的にオフに
   なる第１のリセットトランジスタと、 上記第２の入力トランジスタと上記第１の出力トランジ
   スタとの間に接続され、上記第２の入力トランジスタと
   上記第１の出力トランジスタとを接続するように選択的
   にオンになると共にこれら第２の入力トランジスタと第
   １の出力トランジスタを切断するように選択的にオフに
   なる第２のリセットトランジスタと、 上記入力信号の各極性変化の前に上記第１及び第２のリ
   セットトランジスタをオフにすると共に各極性変化の後
   に上記第１及び第２のリセットトランジスタをオンにす
   る制御手段とを具備したことを特徴とする電圧レベルシ
   フト回路。
5. （５）上記制御手段は、所定の時間中上記第１及び第２
   の入力トランジスタを周期的にオフにしそして上記所定
   時間の少なくとも一部分中上記リセットトランジスタを
   オフにする手段を備え、上記制御手段は、その後上記入
   力トランジスタが上記入力信号の論理状態に応答できる
   ようにする手段を備えている特許請求の範囲第４項に記
   載の電圧レベルシフト装置。
6. （６）上記制御手段は、 リセット制御信号を周期的に発生する手段と、上記第１
   のリセットトランジスタに接続され、上記入力信号の第
   １論理状態に応答してオンになり、これにより、上記第
   １リセットトランジスタをオンにするような第１のリセ
   ット制御トランジスタと、 上記第２のリセットトランジスタに接続され、上記入力
   信号の第２論理状態に応答してオンになり、これにより
   、上記第２リセットトランジスタをオンにするような第
   ２のリセット制御トランジスタと、 上記第１リセットトランジスタに接続され、上記リセッ
   ト制御信号に応答して上記第１リセットトランジスタを
   オフにする第３のリセット制御トランジスタと、 上記第２リセットトランジスタに接続され、上記リセッ
   ト制御信号に応答して上記第２リセットトランジスタを
   オフにする第４のリセット制御トランジスタと、 上記リセット制御信号が発生された時に上記第１及び第
   ２の入力トランジスタと上記第１及び第２のリセット制
   御トランジスタとをオフにする手段とを備えている特許
   請求の範囲第４項に記載の電圧レベルシフト装置。
7. （７）上記第１及び第２の入力トランジスタと上記第１
   及び第２のリセット制御トランジスタはＰ−型の電界効
   果トランジスタであり、上記出力、リセット並びに第３
   及び第４のリセット制御トランジスタはＮ−型の電界効
   果トランジスタである特許請求の範囲第６項に記載の電
   圧レベルシフト装置。
8. （８）上記Ｐ−型トランジスタは、１０／５のＺ／Ｌ比
   を有し、上記Ｎ−型トランジスタは、５／５のＺ／Ｌ比
   を有する特許請求の範囲第７項に記載の電圧レベルシフ
   ト装置。