JPS62105462A - Input protection circuit - Google Patents
Input protection circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明け、ＭＩＳ型集積回路の入力保護回路に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input protection circuit for an MIS type integrated circuit.
Ｃ従来の技術〕
第２図は従来の入力保護回路の一例を示す回路構成図で
あり、（ＩＮ）は入力端子、（Ｒ）は保護抵抗、（Ｑｌ
）けＮチャネルＭＯ８トランジスタで形成さねたリーク
トランジスタ、ｉｌｌは内部回路である。C. Prior Art] FIG. 2 is a circuit configuration diagram showing an example of a conventional input protection circuit, where (IN) is an input terminal, (R) is a protection resistor, and (Ql) is a circuit configuration diagram showing an example of a conventional input protection circuit.
) is a leakage transistor formed by an N-channel MO8 transistor, and ill is an internal circuit.
次に従来の入力保護回路の動作について説明する。電源
非投入時において、静電気による過大々サージ電圧が入
力端子（ＩＮ）に印加されると、リークトランジスタ（
Ｑｌ）がオン１５、保護抵抗（Ｒ）における電圧降下に
より内部回路ｉｌｌを保護するものであるが、トランジ
スタ（Ｑｌ）のオンの機構は。Next, the operation of the conventional input protection circuit will be explained. When an excessive surge voltage due to static electricity is applied to the input terminal (IN) when the power is not turned on, the leakage transistor (
Ql) is turned on 15, and the voltage drop across the protection resistor (R) protects the internal circuit ill, but the mechanism for turning on the transistor (Ql) is as follows.
サージ電圧が負の場合には基板（Ｐ型）とドレイン（Ｎ
型）の開のＰＮ接合の順バイアスにより、才た、サージ
電圧が正の場合にはドレインとソースの間のパンチスル
ー（突き抜け）にょる４のである。電源投入時（正常な
使用状態）では、＋７−クトランジスタ（Ｑｚ）はゲー
ト電位がソース電位に固定さねているので、オフ状態に
保持される。When the surge voltage is negative, the substrate (P type) and drain (N
Due to the forward bias of the open PN junction of the drain type, there is a punch-through between the drain and source when the surge voltage is positive. When the power is turned on (normal usage state), the gate potential of the +7− transistor (Qz) is not fixed to the source potential, so it is held in an off state.
〔発明が解決しようとする問題点）
上記のように、従来の入力保護回路では、り一りトラン
ジスタ（Ｑｌ）のゲート電位がソース電位に固定されて
おり、正のサージ電圧が印加されると、ドレイン・ゲー
ト間に高電界が印加され、ゲート酸化膜が破壊されやす
い。[Problems to be Solved by the Invention] As mentioned above, in the conventional input protection circuit, the gate potential of the transistor (Ql) is fixed to the source potential, and when a positive surge voltage is applied, , a high electric field is applied between the drain and gate, and the gate oxide film is easily destroyed.
また、リークトランジスタ（Ｑｌ）がオンする速塵が遅
い場合、リークトランジスタ（Ｑｌ）のドレイン部分の
ＰＮ接合や内部回路ｉｌｌの入力初段のゲート酸化膜が
破壊さねやすい。Furthermore, if the leakage transistor (Ql) turns on slowly, the PN junction at the drain portion of the leakage transistor (Ql) and the gate oxide film at the first input stage of the internal circuit ill are likely to be destroyed.
リークトランジスタ（Ｑｌ）のゲートと接地間に）前列
抵抗を挿入すわば、ゲート・ドレイン間容肘により、ゲ
ート電位がドレイン電位の変りυ１に追随する念め、高
電界を減少させることが出来る。しかし、抵抗値が大き
いと通常動作時の入力電圧の変化に対してもゲート電圧
が変動し、リークトランジスタ（ｑｌ）がオンし、入力
リークが起る。By inserting a front row resistor (between the gate of the leakage transistor (Ql) and the ground), the high electric field can be reduced because the gate potential follows the change in the drain potential υ1 due to the gate-drain capacitance elbow. However, if the resistance value is large, the gate voltage will fluctuate even when the input voltage changes during normal operation, the leak transistor (ql) will turn on, and input leakage will occur.
木発明け、このような点に鑑みてなされたもので、電源
非投入時、入力端子に静電気によるサージ電圧が印加さ
れた場合に、リークトランジスタのゲート絶縁膜、ドレ
イン・基板間のＰＮ接合、内部回路のゲート絶縁膜の破
壊を防止することを目的とするものである。This invention was developed in consideration of these points, and when a surge voltage due to static electricity is applied to the input terminal when the power is not turned on, the gate insulating film of the leak transistor, the PN junction between the drain and the substrate, The purpose is to prevent the gate insulating film of the internal circuit from being destroyed.
ｒ問題点を解決するための手段〕
この発明における入力保護回路は、リークトランジスタ
のゲート・ソース間に制御用ＭＩＳトランジスタを挿入
し、該制御用トランジスタのゲートを電源端子に接続し
たものである。Means for Solving Problems] In the input protection circuit of the present invention, a control MIS transistor is inserted between the gate and source of a leakage transistor, and the gate of the control transistor is connected to a power supply terminal.
この発明における制御用ＭＩＳトランジスタは、′ＩＪ
ｊＬ源投入時にはリークトランジスタのゲート電位をソ
ース電位に固定してリークトランジスタをオフに保持し
、電源非投入時にはリークトランジスタのゲート電位を
フローティングにし、入力端子に静電気によるサージ電
圧が印加された場合におけるリークトランジスタのドレ
イン・ゲート間の電圧を低減すると共に、リークトラン
ジスタを速やかにオフからオンに移行するよう作用する
。The control MIS transistor in this invention is 'IJ
jL When the power is turned on, the gate potential of the leak transistor is fixed to the source potential and the leak transistor is kept off, and when the power is not turned on, the gate potential of the leak transistor is left floating, and when a surge voltage due to static electricity is applied to the input terminal. It acts to reduce the voltage between the drain and gate of the leak transistor and to quickly turn the leak transistor from off to on.
第１図はこの発明の一実施例による入力保護回路を示す
回路構成図であり、第２図と同−符８＋け同一のものを
示す。FIG. 1 is a circuit configuration diagram showing an input protection circuit according to an embodiment of the present invention, and the same parts as those in FIG. 2 are shown by -8+.
第１図において、入力端子（ＩＮ）は保護抵抗（Ｒ）を
介して内部回路（１１に接続され、内部回路ｆｉ＋に並
列にリークパス回路（２１が接続される。リークパス回
路（２）は、ＮチャネルＭＯ８トランジスタで形成され
たリークトランジスタ（Ｑｌ）と該トランジスタ（Ｑｚ
）のゲート・ソース間に挿入さねた制御用ＮチャネルＭ
Ｏ８トランジスタ（Ｑａ）で構成され、該トランジスタ
（（ｈ ）のゲートは電源＠１子（Ｖｎｎ ）Ｋ接続さ
れる。In FIG. 1, an input terminal (IN) is connected to an internal circuit (11) via a protection resistor (R), and a leak path circuit (21) is connected in parallel to the internal circuit fi+. A leakage transistor (Ql) formed of a channel MO8 transistor and the transistor (Qz
) control N-channel M inserted between the gate and source of
It is composed of an O8 transistor (Qa), and the gate of the transistor (h) is connected to the power supply @1 child (Vnn)K.
次に上記実施例の動作について説明する。電源非投入時
においては、制御中トランジスタ（Ｑｌｌ）はオフであ
るから、リークトランジスタ（Ｑｌ）のゲート電位はフ
ローティングとなる。この状態で静電気による正または
負のサージ電圧が入力端子（ＩＮ）に印加されると、保
膿抵抗（Ｒ）を介入してトランジスタ（Ｑｌ）のドレイ
ン電位が正または負に変化し、ゲート電位もドレイン・
ゲート間の容量結合により変化する。ゲート電位はドレ
イン電位をドレイン・ゲート間容葉とゲート・ソース間
容量とで分圧した値となる。即ち、ゲート電位をソース
電位に固定した従来例に比べて、ゲート酸化膜に印加さ
れる高電界が低減される。また、サージ電圧が正の場合
には、ゲート電位が正に上昇することにより、ゲート下
にチャネルが形成され、速やかにオフからオンに移行す
る。サージ電圧が負の場合には、従来例と同様にＰＮ接
合が順バイアスになり、速やかにオフからオンに移行す
る。Next, the operation of the above embodiment will be explained. When the power is not turned on, the controlling transistor (Qll) is off, so the gate potential of the leakage transistor (Ql) is floating. When a positive or negative surge voltage due to static electricity is applied to the input terminal (IN) in this state, the drain potential of the transistor (Ql) changes to positive or negative through the intervention of the impulsion resistor (R), and the gate potential Drain
Changes due to capacitive coupling between gates. The gate potential is a value obtained by dividing the drain potential by the drain-gate capacitance and the gate-source capacitance. That is, compared to the conventional example in which the gate potential is fixed to the source potential, the high electric field applied to the gate oxide film is reduced. Further, when the surge voltage is positive, the gate potential increases positively, so that a channel is formed under the gate, and the transistor quickly transitions from off to on. When the surge voltage is negative, the PN junction becomes forward biased, as in the conventional example, and quickly shifts from off to on.
上記の理由によりリークパス回路（２１を構成するＭＯ
Ｓトランジスタ（Ｑｌ 、Ｑａ ）のゲート酸化膜の厚
さは、内部回路ｆｉ＋を構成するＭＯＢトランジスタの
ゲート酸化膜の厚さと同一か、より薄くすることができ
る。厚さが同一であれば内部回路ｆ１１を構成するＭＯ
Ｂトランジスタと同一工程でリークパス回路＋２１を構
成するトランジスタ（Ｑｌ、Ｑｌｌ）が形成できる。Due to the above reasons, the leak path circuit (MO configuring 21)
The thickness of the gate oxide film of the S transistors (Ql, Qa) can be made equal to or thinner than the thickness of the gate oxide film of the MOB transistor constituting the internal circuit fi+. If the thickness is the same, the MO constituting the internal circuit f11
The transistors (Ql, Qll) constituting the leak path circuit +21 can be formed in the same process as the B transistor.
電源投入時においては、制御用トランジスタ（Ｑｇ）は
ゲートが電源端子（ＶＤＤ）に接続さねでいるのでオン
であり、該トランジスタ（Ｑｇ）を介してリークトラン
ジスタ（Ｑｚ）のゲート電位はソース電位に固定される
。このため、規定のへカ電圧範囲内で入力電圧が変化し
た場合でも、リークトランジスタ（Ｑｌ ）のゲート・
ドレイン間の容量性結合によりゲート電圧が変動し、リ
ークトランジスタ（Ｑｌ）がオンすることによる入力リ
ークは起らない。When the power is turned on, the control transistor (Qg) is on because its gate is connected to the power supply terminal (VDD), and the gate potential of the leakage transistor (Qz) is connected to the source potential via the transistor (Qg). Fixed. Therefore, even if the input voltage changes within the specified voltage range, the gate of the leakage transistor (Ql)
The gate voltage fluctuates due to the capacitive coupling between the drains, and no input leak occurs due to the leak transistor (Ql) being turned on.
なお、上記実施例でにリークパス回路１２＋をＭＯｓト
ランジスタで構能した場合について示したが、他のＭＩ
Ｓトランジスタで構成してもよい。In the above embodiment, the case where the leak path circuit 12+ is implemented by a MOS transistor is shown, but other MI
It may also be configured with an S transistor.
以上のように、この発明によれば、電源非投入時におい
てリークトランジスタのゲート電位を７０−ティングに
するように構成したので、静電気によるサージ電圧印加
に対して、従来の入力保護回路に比べてリークトランジ
スタのゲート絶縁腰に印加さねる高電界を低減させ、か
つリークトランジスタを速やかにオンさせる効果がある
。As described above, according to the present invention, since the gate potential of the leakage transistor is set to 70-Ting when the power is not turned on, it is more resistant to surge voltage application due to static electricity than conventional input protection circuits. This has the effect of reducing the high electric field applied to the gate insulation of the leak transistor and quickly turning on the leak transistor.
第１図はこの発明の一実施例による入力保護回路を示す
回路構成図、第２図は従来の入力保護回路の一例を示す
回路構成図である。
図において、（ＩＮ）は入力端子、（Ｒ１は保護抵抗、
（、Ｑｉ）けり−クトランジスタ、（Ｑｇ ）は制御用
トランジスタ、（ＶＤＤ）は電源端子、ｆｌｌは内部回
路、（２１けリークパス回路である。
なお、各図中、同一符号は同一または相当部分を示す。FIG. 1 is a circuit diagram showing an input protection circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional input protection circuit. In the figure, (IN) is an input terminal, (R1 is a protection resistor,
(, Qi) is a gate transistor, (Qg) is a control transistor, (VDD) is a power supply terminal, fl is an internal circuit, and (21) is a leak path circuit. In each figure, the same reference numerals indicate the same or equivalent parts. shows.
Claims (2)
力端子を静電破壊から保護する手段を有する入力保護回
路であつて、該入力保護回路は、入力端子と内部回路と
の間に介在させた保護抵抗と内部回路と並列に接続され
たリークパス回路により構成され、該リークパス回路は
、ＭＩＳトランジスタで形成されたリークトランジスタ
と該トランジスタのゲート・ソース間に挿入された制御
用ＭＩＳトランジスタにより構成され、該制御用トラン
ジスタのゲートが電源端子に接続され、それによつて電
源投入時においてリークトランジスタがオフに保持され
、電源非投入時においてリークトランジスタのゲート電
位がフローティングにされることを特徴とする入力保護
回路。(1) An input protection circuit having means for protecting input terminals of an MIS (metal-insulating-semiconductor) type integrated circuit from electrostatic discharge damage, and the input protection circuit is provided between an input terminal and an internal circuit. It is composed of a leak path circuit connected in parallel with an intervening protective resistor and an internal circuit, and the leak path circuit is composed of a leak transistor formed of an MIS transistor and a control MIS transistor inserted between the gate and source of the transistor. The control transistor is configured such that the gate of the control transistor is connected to a power supply terminal, whereby the leakage transistor is held off when the power is turned on, and the gate potential of the leakage transistor is made floating when the power is not turned on. input protection circuit.
半導体）トランジスタであることを特徴とする特許請求
の範囲第１項記載の入力保護回路。(2) MIS transistor is a MOS (metal, oxide film,
2. The input protection circuit according to claim 1, wherein the input protection circuit is a semiconductor transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24545085A JPS62105462A (en) | 1985-10-31 | 1985-10-31 | Input protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24545085A JPS62105462A (en) | 1985-10-31 | 1985-10-31 | Input protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62105462A true JPS62105462A (en) | 1987-05-15 |
Family
ID=17133840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24545085A Pending JPS62105462A (en) | 1985-10-31 | 1985-10-31 | Input protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62105462A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169312B1 (en) | 1997-08-08 | 2001-01-02 | Rohm Co., Ltd. | Static protection circuit for use in a semiconductor integrated circuit device |
| US6188263B1 (en) | 1997-07-28 | 2001-02-13 | Nec Corporation | Electrostatic protection circuit |
-
1985
- 1985-10-31 JP JP24545085A patent/JPS62105462A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188263B1 (en) | 1997-07-28 | 2001-02-13 | Nec Corporation | Electrostatic protection circuit |
| US6169312B1 (en) | 1997-08-08 | 2001-01-02 | Rohm Co., Ltd. | Static protection circuit for use in a semiconductor integrated circuit device |
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