JPS62101072A - サイリスタ - Google Patents
サイリスタInfo
- Publication number
- JPS62101072A JPS62101072A JP61250632A JP25063286A JPS62101072A JP S62101072 A JPS62101072 A JP S62101072A JP 61250632 A JP61250632 A JP 61250632A JP 25063286 A JP25063286 A JP 25063286A JP S62101072 A JPS62101072 A JP S62101072A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- ring
- thyristor
- groove
- plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
- H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01032—Germanium [Ge]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01042—Molybdenum [Mo]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01052—Tellurium [Te]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01068—Erbium [Er]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、絶縁リングとこの絶縁リングに結合された2
個のカバープレートとから構成された円盤状ケースと、
カソード側に少なくとも1つのゲート電極と少なくとも
1つのカソード電極とを有する半尋体具子と、はね圧に
よってゲート電極に接触させられるゲートリード線とを
倫えたサイリスタ(=関する。 〔従来の技術〕 このようなサイリスタはたとえばドイツ連邦共和国特許
第2246423号明細書に記述さ几でいる。サイリス
タは中央に配設されたばねによって接触させら几る中火
ゲート電極を有している。 このよう′rxIIt籠は従来のサイリスタを制御する
ために広範に普及している。制a11電流を供給する際
、点弧はゲート電極に対向配置されたエミッタ内縁から
出て外部へ広がり、半導体素子の全横断面に電流が導か
れる。 ゲートターンオフ(OTO)サイリスタとも称される遮
断可能なサイリスタにおいては、かかる遮i!l+は制
御電流の極性とは逆極性の電流が半導体素子から引き出
されることにより生せしめられる。このよう7r ’i
M流は投入のために必要な電流よりも著しく大きく、定
格負荷電流の]/3〜]710の大きさである。このよ
うな大電流が半導体素子から取射状に中央部に配置され
た制御電極へ流几ると、カソード側エミッタの下には大
電圧降下が発生する。この電圧降下は、エミッタの外側
領域が順方向にバイ7ヌをかけられ続けてサイリスタが
遮断さlr′Lなくなる程、大きくなることがある。こ
のような状態でサイリスタのアノード・カソード間電圧
が再び高くなると、サイリスタが新たに点弧されてしま
う。 このような欠点を回避しかつ回復時間を減少さ七るため
に、GTOサイリスタのエミッタが小さな島状領域に分
割され、これらの島状領域が共通のカッニド電81tに
よって電気的に相互接続さ几るようC:、iることが知
られている。微細な構造によって、エミッタを形成する
島の下の横方向の電圧降下は小さく抑えられ、それゆえ
蓄積電荷は短時間で除去することができるようζ二たる
。丁7:
個のカバープレートとから構成された円盤状ケースと、
カソード側に少なくとも1つのゲート電極と少なくとも
1つのカソード電極とを有する半尋体具子と、はね圧に
よってゲート電極に接触させられるゲートリード線とを
倫えたサイリスタ(=関する。 〔従来の技術〕 このようなサイリスタはたとえばドイツ連邦共和国特許
第2246423号明細書に記述さ几でいる。サイリス
タは中央に配設されたばねによって接触させら几る中火
ゲート電極を有している。 このよう′rxIIt籠は従来のサイリスタを制御する
ために広範に普及している。制a11電流を供給する際
、点弧はゲート電極に対向配置されたエミッタ内縁から
出て外部へ広がり、半導体素子の全横断面に電流が導か
れる。 ゲートターンオフ(OTO)サイリスタとも称される遮
断可能なサイリスタにおいては、かかる遮i!l+は制
御電流の極性とは逆極性の電流が半導体素子から引き出
されることにより生せしめられる。このよう7r ’i
M流は投入のために必要な電流よりも著しく大きく、定
格負荷電流の]/3〜]710の大きさである。このよ
うな大電流が半導体素子から取射状に中央部に配置され
た制御電極へ流几ると、カソード側エミッタの下には大
電圧降下が発生する。この電圧降下は、エミッタの外側
領域が順方向にバイ7ヌをかけられ続けてサイリスタが
遮断さlr′Lなくなる程、大きくなることがある。こ
のような状態でサイリスタのアノード・カソード間電圧
が再び高くなると、サイリスタが新たに点弧されてしま
う。 このような欠点を回避しかつ回復時間を減少さ七るため
に、GTOサイリスタのエミッタが小さな島状領域に分
割され、これらの島状領域が共通のカッニド電81tに
よって電気的に相互接続さ几るようC:、iることが知
られている。微細な構造によって、エミッタを形成する
島の下の横方向の電圧降下は小さく抑えられ、それゆえ
蓄積電荷は短時間で除去することができるようζ二たる
。丁7:
【わちこのようなサイリスタを用いれば、回復
時間を著しく小さくすることができるようになる。上述
した島状構造のエミッタ?持つサイリスタはたとえば刊
行物「シーメンス研究・開発報告(Sleme−ns
Forsehungs −und Entwicklu
ngsberic−hten ) J (1985年発
行、第14巻、弗2号、弗39貞〜)各44負、特に?
84図)にに上述されている。この場合、ゲート電極は
エミッタ全構成する島によって使用さn t(い半導体
素子の表面部分に設けら扛ている。 このようなサイリスタの遮断電流は投入電流と比べて比
較的大きいので、中央のゲート電徐におぃf)i、:(
7)’7’−)電極の横方向(:大きな電圧降下が発生
することがある。このような理由から、0T(lj−イ
リヌタのゲート電極は一般に多数個所で接触させられる
。上述した刊行物によって公知であるGTOサイリスタ
においては、島状に設けられたエミッタ区域の第]リン
グとこれに対して同心的な第2リングとの間に位置する
リング状面がゲート電極に提供されている。 [発明が解決しようとする問題点] 本発明は、半導体素子が少なくとも1つのリング状領@
を偏えたゲート電極を有するようl撃頭で述べた種類の
サイリスタのために、確実でかつ信頼できる接触が得ら
れるよう(ニすること?目的とする。 〔問題点を解決するための手段〕 この目的を達成するために、本発明は、カソード側カバ
ープレートまたはこのカバープレートと半導体素子との
間に配置された螢属製中間板の半導体素子側面にリング
状溝を設け、このリング状溝内には金属製接触リング?
配設し、この接触リングは前記溝に対して絶縁され、前
記溝の底部と前記接触リングとの間には、その接触リン
グ?ゲート電極に押し付ける少なくとも1つのばねが配
置され、ゲートリード線が前記接触リングに電気的に接
続されることを特徴とする。 本発明の実施態様は特許請求の範囲第2項以下において
記載されている。 し実施例〕 次に本発明の実施例を因面l″−基づいて詳細に説明す
る。 第N!!illは本発明によるOTOサイリスタの一実
施例の断thI図、弗2図は第1図の実施例C:使用さ
れるばねの概略的である。しかして、第1図に示さルた
サイリスタはカソード側カバープレートlとアノード側
カバープレート2とを有している。 これらのカバープレートはモリブデン円#!4の上に通
常載置される半導体素子3に接触させらnる。 カバープレート1.2は金属製フランジ6、 7z−介
して絶縁物リング5に結合されている。この絶縁物リン
グ5は一般的にはセラミックスで構成される。 半導体素子3のカソード電極には8が付されている。ゲ
ート電極はa要を理解し易くするために図示されていな
いが、図面上では半導体素子3のカソード側表面と同じ
所に位置している。 ゲート′IJ1.極は半導体素子3の中央個所で金属製
接触盤17に接触させられている。この接触盤17はカ
ソード側カバープレート】の袋穴14内に置かれている
。カバープレートlに対して、接触盤】7は絶縁筒15
によって絶縁されている。接触盤]7は1個または複数
個のはね16によってゲート電極の中心部へ押し付けら
れている。その場合、ばね16は袋穴14の1氏部によ
って支えられる。カバープレート1に対して接@盤】7
を絶縁するために、ばね16と接触盤17との間には絶
縁物板片】8が介在させられている。 接触盤17には半径方向の穴が設(すられており、この
穴内にはゲートリード線lOがたとえばろう付けによっ
て固定されている。ゲルトリード線lOはその長さの一
部分が絶縁物筒11によって覆われ、カバープレート1
のスリット9および絶縁物リング5の半径方向穴を通っ
て外部へ導かれている。 カソード側カバープレート1にはリング状溝20が設け
られており、この溝内には金属製接触リング21が収納
されている。この接触リング21はゲート電極のリング
状部分の上に置かれている。 このリング状部分は半41体素子の1部または半導体素
子の縁部と中心部との曲に位置Tることができる。接触
リング21は溝20内シニ配設さルた同心の絶縁物リン
グ22によって位置決めされる。 このリング22は図示さnているように接触リング21
の内側または外側に配設Tることができる。 溝20の底部と接触リング2]および絶縁物リング22
との間にはばね24が配設さnており。 このばね24によって接触リング2】がゲート電極のリ
ング状部分に押し付けられる。ばね24としては、第2
図に示されているように、多数の波形を付けられた1つ
のばね円盤の使用が特に有利である。しかしながら、リ
ング状の凹ばねを使用することも可能である。カバープ
レート1に対して接触リング2]乞絶縁するためl二ば
ね円盤24と接触リング21との間にはリング状の絶縁
薄片23が介在させられている。第1図には、ばね円盤
24が右側では溝20の底部に当接し、一方左側では接
触リング2】に当接している様子が示されている。極端
な場合には、ばね円盤24は安全な平坦状に変形される
ことがある。 第】図の実施例においては、ゲートリード線10は接触
リング21に電気的に接続される。しかしながら、接触
盤17と接触リング21と?そルぞれ1つの特別なゲー
トリード線ケ介して外部へ導くことも可能である。両ケ
ースのために、絶縁物リング22はゲートリード線が通
り抜けるスリット25を有している。 第3図は本発明l二よるGTOサイリスタの他の実施例
の断面図である。この第3図の実施例は、第1図の実施
例とは、王として接触リング21乞押圧するためのばね
の配置が異なっている。Tなわち、この実施例において
は、接触リング2】の周囲に沿って、分割されたばね2
8が配設されている。これらのばねは押圧片31を介し
て接触リング21にばね荷重を与える。なお、抑圧片3
]は接触リング21に対して絶縁薄片30によって絶縁
されている。ばね28はそれぞn面イ羊かばね直径(ニ
一致する袋穴27内に収納されていると有利である。 接触リング21および接触盤17は同様にゲートリード
線10に接続されている。 上述した各実施例においては、リング状溝20はカソー
ド側カバープレート1に設けられている。しかしながら
、半導体素子とカバープレート]との間に位属製中間板
を配置し、この中間板にかかるリング状溝電設けるよう
にしてもよい。 〔発明の効果〕 以上に説明したように、本弁明においては、ゲート電機
における横方向の電圧降下?減少させるために、ゲート
電櫓はばねによってこのゲートz極に押し付けられる接
触リングに接触させられる。従って、このような本発明
によれば、ナイリスタのために確実かつ信頼できる接触
が得r−1tする。
時間を著しく小さくすることができるようになる。上述
した島状構造のエミッタ?持つサイリスタはたとえば刊
行物「シーメンス研究・開発報告(Sleme−ns
Forsehungs −und Entwicklu
ngsberic−hten ) J (1985年発
行、第14巻、弗2号、弗39貞〜)各44負、特に?
84図)にに上述されている。この場合、ゲート電極は
エミッタ全構成する島によって使用さn t(い半導体
素子の表面部分に設けら扛ている。 このようなサイリスタの遮断電流は投入電流と比べて比
較的大きいので、中央のゲート電徐におぃf)i、:(
7)’7’−)電極の横方向(:大きな電圧降下が発生
することがある。このような理由から、0T(lj−イ
リヌタのゲート電極は一般に多数個所で接触させられる
。上述した刊行物によって公知であるGTOサイリスタ
においては、島状に設けられたエミッタ区域の第]リン
グとこれに対して同心的な第2リングとの間に位置する
リング状面がゲート電極に提供されている。 [発明が解決しようとする問題点] 本発明は、半導体素子が少なくとも1つのリング状領@
を偏えたゲート電極を有するようl撃頭で述べた種類の
サイリスタのために、確実でかつ信頼できる接触が得ら
れるよう(ニすること?目的とする。 〔問題点を解決するための手段〕 この目的を達成するために、本発明は、カソード側カバ
ープレートまたはこのカバープレートと半導体素子との
間に配置された螢属製中間板の半導体素子側面にリング
状溝を設け、このリング状溝内には金属製接触リング?
配設し、この接触リングは前記溝に対して絶縁され、前
記溝の底部と前記接触リングとの間には、その接触リン
グ?ゲート電極に押し付ける少なくとも1つのばねが配
置され、ゲートリード線が前記接触リングに電気的に接
続されることを特徴とする。 本発明の実施態様は特許請求の範囲第2項以下において
記載されている。 し実施例〕 次に本発明の実施例を因面l″−基づいて詳細に説明す
る。 第N!!illは本発明によるOTOサイリスタの一実
施例の断thI図、弗2図は第1図の実施例C:使用さ
れるばねの概略的である。しかして、第1図に示さルた
サイリスタはカソード側カバープレートlとアノード側
カバープレート2とを有している。 これらのカバープレートはモリブデン円#!4の上に通
常載置される半導体素子3に接触させらnる。 カバープレート1.2は金属製フランジ6、 7z−介
して絶縁物リング5に結合されている。この絶縁物リン
グ5は一般的にはセラミックスで構成される。 半導体素子3のカソード電極には8が付されている。ゲ
ート電極はa要を理解し易くするために図示されていな
いが、図面上では半導体素子3のカソード側表面と同じ
所に位置している。 ゲート′IJ1.極は半導体素子3の中央個所で金属製
接触盤17に接触させられている。この接触盤17はカ
ソード側カバープレート】の袋穴14内に置かれている
。カバープレートlに対して、接触盤】7は絶縁筒15
によって絶縁されている。接触盤]7は1個または複数
個のはね16によってゲート電極の中心部へ押し付けら
れている。その場合、ばね16は袋穴14の1氏部によ
って支えられる。カバープレート1に対して接@盤】7
を絶縁するために、ばね16と接触盤17との間には絶
縁物板片】8が介在させられている。 接触盤17には半径方向の穴が設(すられており、この
穴内にはゲートリード線lOがたとえばろう付けによっ
て固定されている。ゲルトリード線lOはその長さの一
部分が絶縁物筒11によって覆われ、カバープレート1
のスリット9および絶縁物リング5の半径方向穴を通っ
て外部へ導かれている。 カソード側カバープレート1にはリング状溝20が設け
られており、この溝内には金属製接触リング21が収納
されている。この接触リング21はゲート電極のリング
状部分の上に置かれている。 このリング状部分は半41体素子の1部または半導体素
子の縁部と中心部との曲に位置Tることができる。接触
リング21は溝20内シニ配設さルた同心の絶縁物リン
グ22によって位置決めされる。 このリング22は図示さnているように接触リング21
の内側または外側に配設Tることができる。 溝20の底部と接触リング2]および絶縁物リング22
との間にはばね24が配設さnており。 このばね24によって接触リング2】がゲート電極のリ
ング状部分に押し付けられる。ばね24としては、第2
図に示されているように、多数の波形を付けられた1つ
のばね円盤の使用が特に有利である。しかしながら、リ
ング状の凹ばねを使用することも可能である。カバープ
レート1に対して接触リング2]乞絶縁するためl二ば
ね円盤24と接触リング21との間にはリング状の絶縁
薄片23が介在させられている。第1図には、ばね円盤
24が右側では溝20の底部に当接し、一方左側では接
触リング2】に当接している様子が示されている。極端
な場合には、ばね円盤24は安全な平坦状に変形される
ことがある。 第】図の実施例においては、ゲートリード線10は接触
リング21に電気的に接続される。しかしながら、接触
盤17と接触リング21と?そルぞれ1つの特別なゲー
トリード線ケ介して外部へ導くことも可能である。両ケ
ースのために、絶縁物リング22はゲートリード線が通
り抜けるスリット25を有している。 第3図は本発明l二よるGTOサイリスタの他の実施例
の断面図である。この第3図の実施例は、第1図の実施
例とは、王として接触リング21乞押圧するためのばね
の配置が異なっている。Tなわち、この実施例において
は、接触リング2】の周囲に沿って、分割されたばね2
8が配設されている。これらのばねは押圧片31を介し
て接触リング21にばね荷重を与える。なお、抑圧片3
]は接触リング21に対して絶縁薄片30によって絶縁
されている。ばね28はそれぞn面イ羊かばね直径(ニ
一致する袋穴27内に収納されていると有利である。 接触リング21および接触盤17は同様にゲートリード
線10に接続されている。 上述した各実施例においては、リング状溝20はカソー
ド側カバープレート1に設けられている。しかしながら
、半導体素子とカバープレート]との間に位属製中間板
を配置し、この中間板にかかるリング状溝電設けるよう
にしてもよい。 〔発明の効果〕 以上に説明したように、本弁明においては、ゲート電機
における横方向の電圧降下?減少させるために、ゲート
電櫓はばねによってこのゲートz極に押し付けられる接
触リングに接触させられる。従って、このような本発明
によれば、ナイリスタのために確実かつ信頼できる接触
が得r−1tする。
第1図は本発明の一実施例の断面図、第2図は第1図の
実施例に使用されるばねの概略図、弗3図は本発明の(
mの実施例の断面図である。 1.2・・・ カバープレート、 3・・・ 半導体素
子、 10・・・ゲートリード線、 14・・・
袋穴、16・・・ばね、 17・・・接触盤、 2
0・・・溝、21・・・接触リング、 22・・・絶
縁物リング、24・・拳ばね、 28・・・ばね。
実施例に使用されるばねの概略図、弗3図は本発明の(
mの実施例の断面図である。 1.2・・・ カバープレート、 3・・・ 半導体素
子、 10・・・ゲートリード線、 14・・・
袋穴、16・・・ばね、 17・・・接触盤、 2
0・・・溝、21・・・接触リング、 22・・・絶
縁物リング、24・・拳ばね、 28・・・ばね。
Claims (1)
- 【特許請求の範囲】 1)絶縁リングとこの絶縁リングに結合された2個のカ
バープレートとから構成された円盤状ケースと、カソー
ド側に少なくとも1つのゲート電極と少なくとも1つの
カソード電極とを有する半導体素子と、ばね圧によつて
前記ゲート電極に接触させられるゲートリード線とを備
えたサイリスタにおいて、 カソード側カバープレート(1)またはこ のカバープレートと前記半導体素子(3)との間に配置
された金属製中間板の半導体素 子側面にリング状溝(20)を設け、このリング状溝(
20)内には金属製接触リング(21)を配設し、この
接触リング(21)は前記溝に対して絶縁され、前記溝
(20)の底部と前記接触リングとの間には、その接触
リングを前記ゲート電極に押し付ける少なくとも1つの
ばね(24、28)が配置され、前記ゲートリード線(
10)は前記接触リングに電気的に接続されることを特
徴とするサイリスタ。 2)前記溝(20)の底部と前記接触リング(21)と
の間には前記溝の周囲に沿って分割された多数の圧縮ば
ね(28)が配置されていることを特徴とする特許請求
の範囲第1項記載のサイリスタ。 3)前記溝の底部と前記接触リングとの間には多数の波
形を付けられた1つのばね(24)が配置されているこ
とを特徴とする特許請求の範囲第1項記載のサイリスタ
。 4)前記接触リング(21)は同心の絶縁物リング(2
2)によつて前記溝(20)内に位置決めされることを
特徴とする特許請求の範囲第1項記載のサイリスタ。 5)前記カソード側カバープレート(1)またはこのカ
バープレートと前記半導体素子との間に配置された前記
金属製中間板の半導体素子側面に中央袋穴(14)を設
け、この袋穴内に接触盤(17)を配置し、前記接触盤
は前記袋穴に対して絶縁され、前記袋穴の底部と前記接
触盤との間にはその接触盤を前記ゲート電極に押し付け
る少なくとも1つのばね(16)が置かれ、前記接触盤
は前記ゲートリード線(10)に電気的に接続されるこ
とを特徴とする特許請求の範囲第1項ないし第4項のい
ずれか1項に記載のサイリスタ。 6)前記ケースを貫通して外部へ導かれる2つのゲート
リード線が設けられ、前記接触リング(21)は一方の
ゲートリード線に接続され、前記接触盤(17)は他方
のゲートリード線に接続されることを特徴とする特許請
求の範囲第5項記載のサイリスタ。 7)前記ケースを貫通して外部へ導かれる1つのゲート
リード線が設けられ、前記接触リング(21)と前記接
触盤(17)とがこのゲートリード線(10)に接続さ
れることを特徴とする特許請求の範囲第5項記載のサイ
リスタ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3538072 | 1985-10-25 | ||
DE3538072.1 | 1985-10-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62101072A true JPS62101072A (ja) | 1987-05-11 |
Family
ID=6284493
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61250632A Pending JPS62101072A (ja) | 1985-10-25 | 1986-10-21 | サイリスタ |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0220698A3 (ja) |
JP (1) | JPS62101072A (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0831488B2 (ja) * | 1987-12-03 | 1996-03-27 | 三菱電機株式会社 | 半導体装置 |
DE4227063A1 (de) * | 1992-08-15 | 1994-02-17 | Abb Research Ltd | Abschaltbares Hochleistungs-Halbleiterbauelement |
US7132698B2 (en) * | 2002-01-25 | 2006-11-07 | International Rectifier Corporation | Compression assembled electronic package having a plastic molded insulation ring |
EP3646376B1 (en) | 2017-07-13 | 2020-09-16 | ABB Power Grids Switzerland AG | Bypass thyristor device with gas expansion cavity within a contact plate |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2246423C3 (de) * | 1972-09-21 | 1979-03-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Thyristor mit scheibenförmigem Gehäuse |
JPS60137040A (ja) * | 1983-12-26 | 1985-07-20 | Mitsubishi Electric Corp | 平形半導体装置 |
JPS60150670A (ja) * | 1984-01-17 | 1985-08-08 | Mitsubishi Electric Corp | 半導体装置 |
-
1986
- 1986-10-21 JP JP61250632A patent/JPS62101072A/ja active Pending
- 1986-10-24 EP EP19860114808 patent/EP0220698A3/de not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0220698A2 (de) | 1987-05-06 |
EP0220698A3 (de) | 1987-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0180219A3 (en) | Capacitor built-in integrated circuit packaged unit and process of fabrication thereof | |
JPS6358376B2 (ja) | ||
JPS62101072A (ja) | サイリスタ | |
JP2502386B2 (ja) | 半導体装置 | |
GB1492799A (en) | Thyristor | |
US3409811A (en) | Four-zone semiconductor rectifier with spaced regions in one outer zone | |
JPS6156628B2 (ja) | ||
US4561008A (en) | Ballasted, gate controlled semiconductor device | |
EP0098175A2 (en) | Pressure contact type semiconductor device | |
US4296427A (en) | Reverse conducting amplified gate thyristor with plate-like separator section | |
JPH01253274A (ja) | 逆導通gtoサイリスタ | |
KR20000005722A (ko) | 압접형반도체소자및전력변환장치 | |
JP3571067B2 (ja) | Gtoサイリスタ | |
JPS6339972Y2 (ja) | ||
JPS642441Y2 (ja) | ||
JPS6216570A (ja) | 半導体スイツチング装置 | |
JPS604260A (ja) | 半導体装置 | |
JPH0328518Y2 (ja) | ||
JP2809747B2 (ja) | 絶縁ゲート付ターンオフサイリスタ | |
GB2145559A (en) | Interdigitated semiconductor device | |
JPH039622B2 (ja) | ||
JPH0543474Y2 (ja) | ||
JPS6348084Y2 (ja) | ||
JPH0719784B2 (ja) | 平形半導体装置 | |
JPH06120368A (ja) | 半導体パッケージ及びこれを用いた半導体装置 |