JPS62100957A - コンピユ−タ用コネクタ− - Google Patents
コンピユ−タ用コネクタ−Info
- Publication number
- JPS62100957A JPS62100957A JP24027285A JP24027285A JPS62100957A JP S62100957 A JPS62100957 A JP S62100957A JP 24027285 A JP24027285 A JP 24027285A JP 24027285 A JP24027285 A JP 24027285A JP S62100957 A JPS62100957 A JP S62100957A
- Authority
- JP
- Japan
- Prior art keywords
- connector
- signal
- input
- lsi
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Details Of Connecting Devices For Male And Female Coupling (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、主にコンピュータ本体と入出力装置、或は
周辺袋［ｉ′！を繋ぐコネクターに関する。
周辺袋［ｉ′！を繋ぐコネクターに関する。
近年、工場やオフィス等では、大型コンピュータやオフ
ィスコンピュータ、或はパーソナルコンピュータ等を用
いて、オートメーション化や合理化が進められている。
ィスコンピュータ、或はパーソナルコンピュータ等を用
いて、オートメーション化や合理化が進められている。
これらに使用するコンピュータは、主にＣＰＵ （中央
処理装置ｉり＆備えた本体と、各種の入出力ｖ４置、例
えばキーボード、ＣＩＩＴ（ブラウン管を用いたディス
プレイ装置）、プリンター、ＦＤＤ（フロッピーディス
クドライブ）、＋１００（ハードデスクドライブ）、Ｘ
Ｙプロッター等とをコネクターで接続し、コネクターを
介して本体と入出力装置間で信号をやりとりして処理す
るか、コンピュータに多数の端末機（端末装置）を接続
して処理されている。しかし本体と入出力装置では動作
の歩調が違うため、両者には処理速度や時間の調整を行
ったり、両者を別々に独立して動作するためのデータや
アドレス用のバッファを設ける一方、本体と各入出力装
置ではデータ信号の処理形式が異なるため、本体の入出
力装置接続側に本体処理信号を伝送信号にする変換部、
即ち制御系の異なるインターフェイスを設けると共に、
各入出力装置のコネクター接続側に、コネクターから送
られた伝送信号を入出力装置の処理形式に変換するイン
ターフェイスが設けられている。このように本体と入出
力装置間で信号をやりとりする毎に、インターフェイス
で信号を変換したり、バッファに記憶したりすると、そ
の処理に要する時間も多くなり、その間に他の処理がで
きなくなって、全体の処理時間も長くなる欠点があった
。これを防ぐため本体と入出力装置間に、ビット並列で
信号を転送する入出力端子（パラレル入出力ポート）を
接続する場合もあるが、該手段にあっては信号をインタ
ーフェイスで変換する必要がないので、その分だけ処理
時間は早くなるが、入出力端子には少なくとも１バイト
８ビット分、又は２バイトＩＯビット分、若しくはワー
ド単位の結線が必要となるため、本体と入出力装置が離
れる場合には不利であった。
処理装置ｉり＆備えた本体と、各種の入出力ｖ４置、例
えばキーボード、ＣＩＩＴ（ブラウン管を用いたディス
プレイ装置）、プリンター、ＦＤＤ（フロッピーディス
クドライブ）、＋１００（ハードデスクドライブ）、Ｘ
Ｙプロッター等とをコネクターで接続し、コネクターを
介して本体と入出力装置間で信号をやりとりして処理す
るか、コンピュータに多数の端末機（端末装置）を接続
して処理されている。しかし本体と入出力装置では動作
の歩調が違うため、両者には処理速度や時間の調整を行
ったり、両者を別々に独立して動作するためのデータや
アドレス用のバッファを設ける一方、本体と各入出力装
置ではデータ信号の処理形式が異なるため、本体の入出
力装置接続側に本体処理信号を伝送信号にする変換部、
即ち制御系の異なるインターフェイスを設けると共に、
各入出力装置のコネクター接続側に、コネクターから送
られた伝送信号を入出力装置の処理形式に変換するイン
ターフェイスが設けられている。このように本体と入出
力装置間で信号をやりとりする毎に、インターフェイス
で信号を変換したり、バッファに記憶したりすると、そ
の処理に要する時間も多くなり、その間に他の処理がで
きなくなって、全体の処理時間も長くなる欠点があった
。これを防ぐため本体と入出力装置間に、ビット並列で
信号を転送する入出力端子（パラレル入出力ポート）を
接続する場合もあるが、該手段にあっては信号をインタ
ーフェイスで変換する必要がないので、その分だけ処理
時間は早くなるが、入出力端子には少なくとも１バイト
８ビット分、又は２バイトＩＯビット分、若しくはワー
ド単位の結線が必要となるため、本体と入出力装置が離
れる場合には不利であった。
そこでこの発明は、本体と入出力装置間をケーブル（導
体）で物理的に接続するコネクターにおいて、本体と入
出力装置間でやりとりする信号の一部を処理し得るよう
にすることにある。
体）で物理的に接続するコネクターにおいて、本体と入
出力装置間でやりとりする信号の一部を処理し得るよう
にすることにある。
本発明のコネクターは、ケーブルの両端に接続するプラ
グの一方又は両方に、少なくともバッファを有するＬＳ
Ｉ を内蔵し、ＬＳＩに、更にコンピュータ本体の信号
を伝送用に変換するインターフェイスか、伝送信号を入
出力装置の処理形式に変換するインターフェイスを設け
ると共に、バッファとインターフェイス用の各種レジス
タを設け。
グの一方又は両方に、少なくともバッファを有するＬＳ
Ｉ を内蔵し、ＬＳＩに、更にコンピュータ本体の信号
を伝送用に変換するインターフェイスか、伝送信号を入
出力装置の処理形式に変換するインターフェイスを設け
ると共に、バッファとインターフェイス用の各種レジス
タを設け。
或はプラグ内にＣＰＵの機能を有するマイクロプロセッ
サのＬＳＩか、信号の変復調装置であるモデムを内蔵し
、コネクターにおいて信号処理を一部行えるようにした
ものである。
サのＬＳＩか、信号の変復調装置であるモデムを内蔵し
、コネクターにおいて信号処理を一部行えるようにした
ものである。
以下、本発明によるコネクターの構造を実施例の図面に
基づき説明すると、コネクター１はケーブル２の両端に
プラグ３，３′を有し、一方のプラグ３をコンピュータ
本体Ａに接続し、他方のプラグ３′を入出力装置Ｂに接
続するもので、 プラグ３．３′の一方、又は両方に、
少なくともバッファ４１を有するＬＳＩ ４を内蔵する
ものである。バッファ４１は数バイトの情報を記憶する
一種のレジスタ又は記憶装置で、データのやりとりに用
いるデータバッファと、アドレスの転送に用いるアドレ
スバッファの何れか、又は両方が設けられ、信号処理の
速い本体Ａと遅い人出刃装置Ｂ間で、信号を能率的に伝
送し得るようにする。両方のプラグ３．３′にＬＳＩ
４を内蔵するコネクター１にあっては、バッファ４１を
有する一方のＬＳＩ ４に、本体Ａの信号を伝送可能に
変換するインターフェイス４２を設け、他方のＬＳＩ４
’に伝送信号を入出力装置Ｂの処理信号に変換するイン
ターフェイス４１′を設けると共に、バッファレジスタ
４３やコントロールレジスタ４４、出力レジスタ４５や
ディレクションレジスタ４６等を設けるものである。
基づき説明すると、コネクター１はケーブル２の両端に
プラグ３，３′を有し、一方のプラグ３をコンピュータ
本体Ａに接続し、他方のプラグ３′を入出力装置Ｂに接
続するもので、 プラグ３．３′の一方、又は両方に、
少なくともバッファ４１を有するＬＳＩ ４を内蔵する
ものである。バッファ４１は数バイトの情報を記憶する
一種のレジスタ又は記憶装置で、データのやりとりに用
いるデータバッファと、アドレスの転送に用いるアドレ
スバッファの何れか、又は両方が設けられ、信号処理の
速い本体Ａと遅い人出刃装置Ｂ間で、信号を能率的に伝
送し得るようにする。両方のプラグ３．３′にＬＳＩ
４を内蔵するコネクター１にあっては、バッファ４１を
有する一方のＬＳＩ ４に、本体Ａの信号を伝送可能に
変換するインターフェイス４２を設け、他方のＬＳＩ４
’に伝送信号を入出力装置Ｂの処理信号に変換するイン
ターフェイス４１′を設けると共に、バッファレジスタ
４３やコントロールレジスタ４４、出力レジスタ４５や
ディレクションレジスタ４６等を設けるものである。
本体Ａと各入出力袋＠Ｂでは信号処理形式が異なるので
、入出力装置Ｂ毎に専用のコネクター１を作る必要があ
るし、コンピュータは機種毎に信号処理形式や記憶容量
が異なるので、コンピュータの機種毎に、該機種と入出
力袋５！Ｂ間に接続するコネクター１を作る必要がある
。入出力装置Ｂ毎に作られたコネクター１は、本体Ａが
同種類であれば一部共用することもできる。またプラグ
Ｂに内蔵するＬＳＩ ４は、 差込口５と同様にインサ
ート成形するか、プラグ３を雄体１３と雌体２３に分離
して成形し、雌体２３内にＬＳＩ ４と差込口５を取付
けた後、雌体２３に雄体１３を嵌合着接して内蔵するも
のである。
、入出力装置Ｂ毎に専用のコネクター１を作る必要があ
るし、コンピュータは機種毎に信号処理形式や記憶容量
が異なるので、コンピュータの機種毎に、該機種と入出
力袋５！Ｂ間に接続するコネクター１を作る必要がある
。入出力装置Ｂ毎に作られたコネクター１は、本体Ａが
同種類であれば一部共用することもできる。またプラグ
Ｂに内蔵するＬＳＩ ４は、 差込口５と同様にインサ
ート成形するか、プラグ３を雄体１３と雌体２３に分離
して成形し、雌体２３内にＬＳＩ ４と差込口５を取付
けた後、雌体２３に雄体１３を嵌合着接して内蔵するも
のである。
例えば入出力装置Ｂの１種であるＣＲＴ Ｂ、において
も、画面サイズが１２インチ、１４インチ画面表示色が
モノクローム、カラー 表示文字数が４０ Ｘ ２５．８０ Ｘ ２５．８２
Ｘ ２５解像度が ６４０ Ｘ ５００ドツト、 ７
３８Ｘ５２５ドツトと異なるし、プリンターＢ、におい
ても、印字方式がワイヤドツトマトリックス ワイヤドツトインパクト と異なると共に、 １字づつ印字するシリアル・プリンター、１行づつ印字
するライン・プリンター。
も、画面サイズが１２インチ、１４インチ画面表示色が
モノクローム、カラー 表示文字数が４０ Ｘ ２５．８０ Ｘ ２５．８２
Ｘ ２５解像度が ６４０ Ｘ ５００ドツト、 ７
３８Ｘ５２５ドツトと異なるし、プリンターＢ、におい
ても、印字方式がワイヤドツトマトリックス ワイヤドツトインパクト と異なると共に、 １字づつ印字するシリアル・プリンター、１行づつ印字
するライン・プリンター。
１頁づつ印字するページ・プリンター、と異なり、しか
も ピン数によって１６ピン、２４ピン 印字速度により３５字／秒、９３字／秒、１５６字／秒
印字の大きさにて１６ Ｘ １６ドツト、２４ Ｘ ２
４ドツト（１０，５ポイント、１２ポイント） 書体により ゴシック体、明朝体 と異なる。
も ピン数によって１６ピン、２４ピン 印字速度により３５字／秒、９３字／秒、１５６字／秒
印字の大きさにて１６ Ｘ １６ドツト、２４ Ｘ ２
４ドツト（１０，５ポイント、１２ポイント） 書体により ゴシック体、明朝体 と異なる。
その結果、各入出力装置Ｂごとに専用のコネクター１を
製造する必要があるし、コンピュータ本体Ａの信号処理
方式が相違する毎に、即ち本体Ａの機種別にコネクター
１を製造する必要がある。
製造する必要があるし、コンピュータ本体Ａの信号処理
方式が相違する毎に、即ち本体Ａの機種別にコネクター
１を製造する必要がある。
尚、本発明によるコネクターは上記実施例に限定される
ものではなく、例えばプラグ３，３′に信号伝送用の変
復調機能を有するモデム（ＭＯＤＥ阿） ６を内蔵し、
プラグ３に内蔵するモデム６の一方に、少なくともディ
ジタル信号を伝送回路に乗るよう変換する変調器６１を
設け、他方のモデム６に少なくとも伝送信号を入出力装
置Ｂの処理信号に変換する復調器６２を設けることもで
きるし、更にプラグ３にＣＰＵの機能を有するマイクロ
プロセッサのＬＳＩ ４を内蔵することもできる。又Ｌ
ＳＩ ４の集積度は年々向上しているので、プラグ３に
ＬＳＩ４の内蔵しても、プラグ３が著しく大きくなるこ
ともないし、 プラグ３に対するＬＳＩ ４の内蔵手段
と、ＬＳＩ ４に設ける信号処理機能は本発明の要旨に
反しない限り適宜変更可能である。
ものではなく、例えばプラグ３，３′に信号伝送用の変
復調機能を有するモデム（ＭＯＤＥ阿） ６を内蔵し、
プラグ３に内蔵するモデム６の一方に、少なくともディ
ジタル信号を伝送回路に乗るよう変換する変調器６１を
設け、他方のモデム６に少なくとも伝送信号を入出力装
置Ｂの処理信号に変換する復調器６２を設けることもで
きるし、更にプラグ３にＣＰＵの機能を有するマイクロ
プロセッサのＬＳＩ ４を内蔵することもできる。又Ｌ
ＳＩ ４の集積度は年々向上しているので、プラグ３に
ＬＳＩ４の内蔵しても、プラグ３が著しく大きくなるこ
ともないし、 プラグ３に対するＬＳＩ ４の内蔵手段
と、ＬＳＩ ４に設ける信号処理機能は本発明の要旨に
反しない限り適宜変更可能である。
従ってコンピュータ本体と何種類かの入出力装置を専用
の本発明コネクターで接続すれば、今まで本体内で処理
していた信号の一部を、コネクターのプラグに設けたＬ
ＳＩで処理することができるため、その分だけ本体の信
号処理を省略し１本体で他の信号処理をより早くするこ
とができると共に、本体をコンパクトにし得る。又本発
明のコネクターは、本体と入出力装置間に一度接続した
後、本体と入出力装置を配置換えしたり、点検修理又は
別の機種と交換する時以外、取外すことのないものであ
るから、 プラグに内蔵したＬＳＩがコネクターの着脱
によって故障したり、損傷することもない等、本発明の
コネクターはプラグに内蔵したＬＳＩによって、 コン
ピュータ本体と、その周辺装置の入出力装置間の信号処
理を行えるようにした前記特徴と共に、コンピュータに
おける信号処理の向」二に、実用的顕著な効果を奏する
ものである。
の本発明コネクターで接続すれば、今まで本体内で処理
していた信号の一部を、コネクターのプラグに設けたＬ
ＳＩで処理することができるため、その分だけ本体の信
号処理を省略し１本体で他の信号処理をより早くするこ
とができると共に、本体をコンパクトにし得る。又本発
明のコネクターは、本体と入出力装置間に一度接続した
後、本体と入出力装置を配置換えしたり、点検修理又は
別の機種と交換する時以外、取外すことのないものであ
るから、 プラグに内蔵したＬＳＩがコネクターの着脱
によって故障したり、損傷することもない等、本発明の
コネクターはプラグに内蔵したＬＳＩによって、 コン
ピュータ本体と、その周辺装置の入出力装置間の信号処
理を行えるようにした前記特徴と共に、コンピュータに
おける信号処理の向」二に、実用的顕著な効果を奏する
ものである。
第１図と第２図は本発明コネクターの構造例を示す平面
図、第３図はその使用状態図、第４図は本発明コネクタ
ーの使用例を示すブロック線図、第５図はプラグに内蔵
したＬＳＩのブロック線図、第６図は類例コネクターの
平面図である。 １・・・コネクター、２・・・ケーブル、３，３′・・
・プラグ、４，４′・・・ＬＳ１．５・・・差込口、６
・・・モデム、４１・・・バッファ、４２・・・インタ
ーフェイス、４３，４４，４５゜４６・・・レジスタ、
Ａ・・・コンピュータ本体、Ｂ、Ｂ□。 Ｂ２． Ｂ３． Ｂ４． ＢＳ、 ＢＧ・・・入出力装
置第１図 力２「Δ 第３因 Ｍ４図
図、第３図はその使用状態図、第４図は本発明コネクタ
ーの使用例を示すブロック線図、第５図はプラグに内蔵
したＬＳＩのブロック線図、第６図は類例コネクターの
平面図である。 １・・・コネクター、２・・・ケーブル、３，３′・・
・プラグ、４，４′・・・ＬＳ１．５・・・差込口、６
・・・モデム、４１・・・バッファ、４２・・・インタ
ーフェイス、４３，４４，４５゜４６・・・レジスタ、
Ａ・・・コンピュータ本体、Ｂ、Ｂ□。 Ｂ２． Ｂ３． Ｂ４． ＢＳ、 ＢＧ・・・入出力装
置第１図 力２「Δ 第３因 Ｍ４図
Claims (1)
- 【特許請求の範囲】 １）ケーブル２の両端にプラグ３、３′を有するコネク
ターにおいて、プラグ内に少なくとも信号記憶用のバッ
フア４１を設けたＬＳＩ４を内蔵したコンピュータ用コ
ネクター。 ２）プラグ３、３′の一方に、バッフア４１と信号変換
用のインターフェイス４２を設けたＬＳＩ４を内蔵した
特許請求の範囲第１項に記載のコンピュータ用コネクタ
ー。 ３）プラグ３、３′の両方にＬＳＩ４、４′を内蔵し、
一方のＬＳＩ４にバッフア４１と、コンピュータ本体Ａ
の信号を入出力装置Ｂ用に変換するインターフェイス４
２を設け、他方のＬＳＩ４′にバッフア４１と、伝送信
号を入出力装置の処理型式に変換するインターフェイス
４２を設けた特許請求の範囲第１項に記載のコンピュー
タ用コネクター。 ４）ＬＳＩ４にバッフア４１とインターフェイス４２の
外に、バッフアレジスタ４３、出力レジスタ４５、コン
トロールレジスタ４４、デイレクションレジスタ４６等
を設けた特許請求の範囲第１項、第２項又は第３項に記
載のコンピュータ用コネクター。 ５）ケーブル２の両端にプラグ３、３′を有するコネク
ターにおいて、プラグ内にＣＰＵの機能を有するマイク
ロプロセッサのＬＳＩ４を内蔵したコンピュータ用コネ
クター。 ６）ケーブル２の両端にプラグ３、３′を有するコネク
ターにおいて、プラグ内に信号伝送用の変復調装置であ
るモデム（ＭＯＤＥＭ）６を設け、一方のプラグに設け
るモデム６に、少なくともディジタル信号を伝送回路に
乗るように変換する変調器６１を有し、他方のプラグに
設けるモデム６に、少なくとも伝送信号を入出力装置Ｂ
の処理信号に変換する復調器６２を設けたコンピュータ
用コネクター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24027285A JPS62100957A (ja) | 1985-10-25 | 1985-10-25 | コンピユ−タ用コネクタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24027285A JPS62100957A (ja) | 1985-10-25 | 1985-10-25 | コンピユ−タ用コネクタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100957A true JPS62100957A (ja) | 1987-05-11 |
Family
ID=17057023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24027285A Pending JPS62100957A (ja) | 1985-10-25 | 1985-10-25 | コンピユ−タ用コネクタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100957A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204749A (ja) * | 1990-01-04 | 1991-09-06 | Internatl Business Mach Corp <Ibm> | プログラマブルコネクタ装置 |
| WO2006013638A1 (ja) * | 2004-08-04 | 2006-02-09 | Hitachi, Ltd. | コネクタ、情報処理装置、及び情報伝達システム |
| JP2014179069A (ja) * | 2013-02-22 | 2014-09-25 | Dspace Digital Signal Processing & Control Engineering Gmbh | 制御装置テストシステムのコンフィギュレーション設定の実行方法 |
| US9633144B2 (en) | 2013-02-21 | 2017-04-25 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for performing an inventory of the hardware components connected to a control unit test system |
-
1985
- 1985-10-25 JP JP24027285A patent/JPS62100957A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204749A (ja) * | 1990-01-04 | 1991-09-06 | Internatl Business Mach Corp <Ibm> | プログラマブルコネクタ装置 |
| WO2006013638A1 (ja) * | 2004-08-04 | 2006-02-09 | Hitachi, Ltd. | コネクタ、情報処理装置、及び情報伝達システム |
| US9633144B2 (en) | 2013-02-21 | 2017-04-25 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for performing an inventory of the hardware components connected to a control unit test system |
| JP2014179069A (ja) * | 2013-02-22 | 2014-09-25 | Dspace Digital Signal Processing & Control Engineering Gmbh | 制御装置テストシステムのコンフィギュレーション設定の実行方法 |
| US10025883B2 (en) | 2013-02-22 | 2018-07-17 | Dspace Digital Signal Processing And Control Engineering Gmbh | Method for generating a configuration for a control unit test system |
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