JPS6198018A - スイツチング回路 - Google Patents
スイツチング回路Info
- Publication number
- JPS6198018A JPS6198018A JP21838884A JP21838884A JPS6198018A JP S6198018 A JPS6198018 A JP S6198018A JP 21838884 A JP21838884 A JP 21838884A JP 21838884 A JP21838884 A JP 21838884A JP S6198018 A JPS6198018 A JP S6198018A
- Authority
- JP
- Japan
- Prior art keywords
- bias
- power
- voltage
- turn
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/122—Modifications for increasing the maximum permissible switched current in field-effect transistor switches
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パワーＭＯ８ＦＥＴを２個以上並列接続して
使用するスイッチング回路に関する。
使用するスイッチング回路に関する。
従来は、パワーＭＯ８ＦＥＴを高耐圧、大１ＥｆＬで駆
動する際、０羅抗が大きいことが問題になつていた。゛
そとで、等制約なＯＮ抵抗を下げるために。
動する際、０羅抗が大きいことが問題になつていた。゛
そとで、等制約なＯＮ抵抗を下げるために。
パワーＭＯ８ＦＥＴを２個以上並列接続して用いられて
いる。しかしながら、パワーＭ）ＳＦＥ’ｌを２個以上
並列接続した場合には、各素子間で、スレッシ島ホール
ド電圧にバラツキがあるため、ドレインｔａｌｃもバラ
ツキが生じる。このバラツキをＭＡ！するため、バイポ
ー２トランジスタでは。
いる。しかしながら、パワーＭ）ＳＦＥ’ｌを２個以上
並列接続した場合には、各素子間で、スレッシ島ホール
ド電圧にバラツキがあるため、ドレインｔａｌｃもバラ
ツキが生じる。このバラツキをＭＡ！するため、バイポ
ー２トランジスタでは。
２個以上並列接続する際に、実公昭５５−１４０７７号
公報に紀されたように％電流のバランスを調整する方法
もある。しかし、これは電流制御方式であり、これをそ
のままパワーＭＯＳＦＥＴを２個以上並列接続した大電
流のスイッチング回路に用いることはできない。また、
この電流制御方式を、単に電圧制御方式に変換して応用
しただけでは、パワーＭＯＳＦＥＴスイッチング動作に
対しては、応答速度の点てうまく濁かない。
公報に紀されたように％電流のバランスを調整する方法
もある。しかし、これは電流制御方式であり、これをそ
のままパワーＭＯＳＦＥＴを２個以上並列接続した大電
流のスイッチング回路に用いることはできない。また、
この電流制御方式を、単に電圧制御方式に変換して応用
しただけでは、パワーＭＯＳＦＥＴスイッチング動作に
対しては、応答速度の点てうまく濁かない。
〔発明の目的］
本＠明の目的は、パワーｙｏｓｒｍ’を２個以上並列接
続したスイッチング回路にお１する。パワーＭＯＳＦＥ
ＴドレインＩＥｙＬのバランスを調整し、均等化するこ
とを提供することにある。
続したスイッチング回路にお１する。パワーＭＯＳＦＥ
ＴドレインＩＥｙＬのバランスを調整し、均等化するこ
とを提供することにある。
本発明は、パワーｂＪＤ８ＦＥＴを２個以上並列接続し
、かつ、−４性負荷な有するスイッチング回ＪＩ！！に
おいて、各パワーＭ：）ＳＥＥ：Ｉのドレイン電流波形
をｔｆＬ検出回路により電圧として検出し、基準となる
１つのパワーＭＯＳＦＥＴのドレイン電Ｒ波形と、他の
パワーＭＯＳＦＥＴドレイン″ｕＬ流波形の差を差動増
Ｉ１１！回路により増幅し、該増幅電圧波形から、基準
となるパワーＭ）８ＦＥＴ以外のゲートドライブパルス
のバイアスを制御するバイアス制御電圧を作り出し、該
バイアス制御電圧によるゲートドライブパルスのバイア
スのａ４整により、基準となるパワーＰＪＤ８−ＦｇＴ
以外のターンオフのタイミングを＆４長し、ドレイン’
（ｆｉのター／オフ時のパラクキななくすようにしたこ
とを特徴とするものである。
、かつ、−４性負荷な有するスイッチング回ＪＩ！！に
おいて、各パワーＭ：）ＳＥＥ：Ｉのドレイン電流波形
をｔｆＬ検出回路により電圧として検出し、基準となる
１つのパワーＭＯＳＦＥＴのドレイン電Ｒ波形と、他の
パワーＭＯＳＦＥＴドレイン″ｕＬ流波形の差を差動増
Ｉ１１！回路により増幅し、該増幅電圧波形から、基準
となるパワーＭ）８ＦＥＴ以外のゲートドライブパルス
のバイアスを制御するバイアス制御電圧を作り出し、該
バイアス制御電圧によるゲートドライブパルスのバイア
スのａ４整により、基準となるパワーＰＪＤ８−ＦｇＴ
以外のターンオフのタイミングを＆４長し、ドレイン’
（ｆｉのター／オフ時のパラクキななくすようにしたこ
とを特徴とするものである。
〔発明の＊施例］
以下１本！ａ明の興！！ＩＡ例を第１図、第２図、第３
図、第４図、第５図、第６図より説明する。
図、第４図、第５図、第６図より説明する。
纂１図は、従来用いられてきたパワー爪がを２測道列接
続した場合のスイッチング回路を示している。この回路
では端子５より印加するゲートドライブパルスにより、
パワーＭ０８ＦＥＴ１ 、及びパワーＭＯ８ＦＢＴ １
’をスイッチングさせている。
続した場合のスイッチング回路を示している。この回路
では端子５より印加するゲートドライブパルスにより、
パワーＭ０８ＦＥＴ１ 、及びパワーＭＯ８ＦＢＴ １
’をスイッチングさせている。
この図に示した２、２゛はゲートの入力インピーダンス
を高めるために接続した抵抗であり％３はゲートドライ
ブパルスのバイアスを設定する回路である。また、４は
電Ｒ，６は＃ｓ４性負荷を示している。
を高めるために接続した抵抗であり％３はゲートドライ
ブパルスのバイアスを設定する回路である。また、４は
電Ｒ，６は＃ｓ４性負荷を示している。
第２図は、本発明の原理を示すブロック図で゛ある。第
２図において、第１図と同じものくついては、同じ番号
をつけて表わ丁。この図に示した回路では、２個のパワ
ー（イ）ＳＦＥＴ１．１’のドレ。
２図において、第１図と同じものくついては、同じ番号
をつけて表わ丁。この図に示した回路では、２個のパワ
ー（イ）ＳＦＥＴ１．１’のドレ。
イン電流ＩＤ 、Ｉｎ’を電に検出回路７．７″により
電動増幅回路８で増幅して電圧Ｖ−を作り出している。
電動増幅回路８で増幅して電圧Ｖ−を作り出している。
そして、この電圧スな積分回路９により積分し、バイア
ス制御電圧ｖＯを作り出し、この電圧Ｖｏにより、パワ
ー［８ＦＥＴ１’のゲートドライブパルスＶ’Ｊ：ｊ！
ｌ−けるバイアスを調整するよ５Ｋしている。そして、
このバイアスの調整により。
ス制御電圧ｖＯを作り出し、この電圧Ｖｏにより、パワ
ー［８ＦＥＴ１’のゲートドライブパルスＶ’Ｊ：ｊ！
ｌ−けるバイアスを調整するよ５Ｋしている。そして、
このバイアスの調整により。
パワーＭ３ＳＦＢＴ１のターンオフのタイミングをずら
すことで、ドレイン゛ｔｆｔのバｌ）′１ｌＩＩ？をな
（している。
すことで、ドレイン゛ｔｆｔのバｌ）′１ｌＩＩ？をな
（している。
まず、第５図、第４図、第５図を用いて１本発明の第一
の実施例について説明する。ｇｓ図において、第１図、
第２図と同じものＫついては、同じ番号をつけて表わす
。
の実施例について説明する。ｇｓ図において、第１図、
第２図と同じものＫついては、同じ番号をつけて表わす
。
Ｍ４Ｓ図に示した回路において、端子ぎよりグトドライ
プパルスが印加される前では、ゲートにかかるバイアス
電圧がパワーＭＯ８ＦＥＴ１ 、１ ’とも同じになる
よ５にバイアス設定回路３．５ の回路定数を定めて
おく。
プパルスが印加される前では、ゲートにかかるバイアス
電圧がパワーＭＯ８ＦＥＴ１ 、１ ’とも同じになる
よ５にバイアス設定回路３．５ の回路定数を定めて
おく。
第４図（ａＪ 、 （ＪＪに示したよ５に、端子５より
ゲートドライブパルスが入力されると、Ｊ１初の第１濁
期では、このパルスのバイアスは等しい。
ゲートドライブパルスが入力されると、Ｊ１初の第１濁
期では、このパルスのバイアスは等しい。
よりて、２個のパワーＭ：）ＳＦＥＴ１ 、１″のスレ
ッシ畠ホールド電圧Ｖｔｇ、Ｖｔｇ’にパラクキがある
場合。
ッシ畠ホールド電圧Ｖｔｇ、Ｖｔｇ’にパラクキがある
場合。
この２個のパワーＭ凋ＦＢＴＩ、１’のゲートドライブ
パルスｖ、嵩’の降下時Ｋ・スレッシ−ホールド電圧１
ｈＨ，Ｖｒｕ’となるタイミングは異なる。
パルスｖ、嵩’の降下時Ｋ・スレッシ−ホールド電圧１
ｈＨ，Ｖｒｕ’となるタイミングは異なる。
＠４図（ＣＪ 、 ｌｄＪ Ｋ示されたＩＤ、Ｉｎ’波
形は、パワー ＭＯ８ＦＥＴ１の方が１′よりもスレッ
シ晶ホールド電圧が低い場合の波形である（７７Ｍ（！
／ｌａ’ ）。この場合、ターンオフのタイミングが遅
いパワーＫ）ａｈ”ｒｌ ｉ電流の集中が生じる。この
時、パワー ＭＯ８ＰＥＴｊ 、 １ ’のＯＮ抵抗と
比較して十分く小さい電波検出用の抵抗１０．１０’で
発生する電圧波形■。
形は、パワー ＭＯ８ＦＥＴ１の方が１′よりもスレッ
シ晶ホールド電圧が低い場合の波形である（７７Ｍ（！
／ｌａ’ ）。この場合、ターンオフのタイミングが遅
いパワーＫ）ａｈ”ｒｌ ｉ電流の集中が生じる。この
時、パワー ＭＯ８ＰＥＴｊ 、 １ ’のＯＮ抵抗と
比較して十分く小さい電波検出用の抵抗１０．１０’で
発生する電圧波形■。
η′の差Ｖ；−Ｖ、を差動増Ｉ［器１１で増幅すること
Ｋより１ｇ４図（ｅ） Ｋ示したよ５な電圧スの波形が
得られる。そして、この電圧Ｖ−波形を積分器１２で積
分することＫより、第４図（ｆＪ Ｋ示したようなバイ
アス制御電圧ｖＯを作り出している。そして、この電圧
Ｖｏに応答して、）ζワ−ＭＯ８ＦＥＴ１’のゲートド
ライブ電圧Ｖ、のバイアスを上げる方向に、、Ｉｌ整し
ている。
Ｋより１ｇ４図（ｅ） Ｋ示したよ５な電圧スの波形が
得られる。そして、この電圧Ｖ−波形を積分器１２で積
分することＫより、第４図（ｆＪ Ｋ示したようなバイ
アス制御電圧ｖＯを作り出している。そして、この電圧
Ｖｏに応答して、）ζワ−ＭＯ８ＦＥＴ１’のゲートド
ライブ電圧Ｖ、のバイアスを上げる方向に、、Ｉｌ整し
ている。
ゲートドライブ電圧ｖ１′のバイアスが高くなると、第
２周期において、パワーＭＯＳＦＥＴ１のゲートドライ
ブパルス篤と、パワーＭ）ａＰＥＩ’１のゲートドライ
ブパルスＶ、の、降下時にスレッシ１ホールド電圧ＶＴ
Ｈ，ＶＴＩ（’となるタイミングのずれが小さくなる。
２周期において、パワーＭＯＳＦＥＴ１のゲートドライ
ブパルス篤と、パワーＭ）ａＰＥＩ’１のゲートドライ
ブパルスＶ、の、降下時にスレッシ１ホールド電圧ＶＴ
Ｈ，ＶＴＩ（’となるタイミングのずれが小さくなる。
このため１Ｍ４図（ａのＩＤ波形の第°２周期で示した
ように、第１周期と比較してターンオフ時のドレイン電
流の集中を少な（することができる。これを同周期か繰
り返すことくより、ゲートドライブパルスＬ″のバイア
ス電圧は適当な値に収束し、ドレイン電流の一素子への
集中を防ぐことができる。
ように、第１周期と比較してターンオフ時のドレイン電
流の集中を少な（することができる。これを同周期か繰
り返すことくより、ゲートドライブパルスＬ″のバイア
ス電圧は適当な値に収束し、ドレイン電流の一素子への
集中を防ぐことができる。
第５図は、第４図とは逆に、パワーＭＯ８ＦＮ１の方が
１′よりスレッシ−ホールド電圧が高い場合の各部の波
形について示している（ＶＴＨ）ＶＴｇ’ ）。
１′よりスレッシ−ホールド電圧が高い場合の各部の波
形について示している（ＶＴＨ）ＶＴｇ’ ）。
この第５図では、第４図と同様に、（ａ） ｌ （Ｊ）
ではぬ嵩゛の波形を示し、（Ｃ） ｌ （ｊ）ではＩＤ
、 ＩＤ’の波形を示している０この場合、ノくワー
ＭＯ８ＦＥＴ１ ’に電流の集中が生じる。よって、Ｖ
、−Ｖ、を差動増幅器１１で増幅して得られる波形Ｖ８
は、第５図（ｅＪ。
ではぬ嵩゛の波形を示し、（Ｃ） ｌ （ｊ）ではＩＤ
、 ＩＤ’の波形を示している０この場合、ノくワー
ＭＯ８ＦＥＴ１ ’に電流の集中が生じる。よって、Ｖ
、−Ｖ、を差動増幅器１１で増幅して得られる波形Ｖ８
は、第５図（ｅＪ。
ようＫなる。この電圧盾の波形を積分器１２で積分する
ことｋより、第５図ば）ＩＣ示したようなバイアス制御
電圧Ｖｃが得られる。そして、この電圧ＶｃＶｃ応答し
て、パワーＭＤＳＦＢＴ１’のグートド２イブ電圧■を
下げる方向に＆Ｌｌ！している。よりて、第２周期では
、ゲートドライブパルスｖ、。
ことｋより、第５図ば）ＩＣ示したようなバイアス制御
電圧Ｖｃが得られる。そして、この電圧ＶｃＶｃ応答し
て、パワーＭＤＳＦＢＴ１’のグートド２イブ電圧■を
下げる方向に＆Ｌｌ！している。よりて、第２周期では
、ゲートドライブパルスｖ、。
■１′の４下時に、スレクシエホール）”ｉ！ＥＶＴＨ
。
。
Ｖｒｎ’となるタイミングのずれは小さくなる。このた
め、第５図（Ｃ）のＩＤ波形の第２周期で示されたよ５
に、第１周期と比較して、ターンオフ時の電流の集中を
少なくすることができる。これを同周期か繰り返すこと
により、ゲートドライブパルス−のバイアス電圧は適当
な値に収束し、ドレインｔａの一累子への集中を防ぐこ
とができる。
め、第５図（Ｃ）のＩＤ波形の第２周期で示されたよ５
に、第１周期と比較して、ターンオフ時の電流の集中を
少なくすることができる。これを同周期か繰り返すこと
により、ゲートドライブパルス−のバイアス電圧は適当
な値に収束し、ドレインｔａの一累子への集中を防ぐこ
とができる。
このように本実施例くよれば、パワーＭＯＳＦＥＴを２
個以上並列接続した場合のターンオフ時に生じるドレイ
ン電流のバラツキをな（丁効果がある。
個以上並列接続した場合のターンオフ時に生じるドレイ
ン電流のバラツキをな（丁効果がある。
次に、第６図を用いて、本発明の第２の実施例について
説明する。ｉｄ図では、電流検出回路にトランス１３．
１５’を用いている。この場合。
説明する。ｉｄ図では、電流検出回路にトランス１３．
１５’を用いている。この場合。
トランスの１次側（ドレイン側）を数ターン程度の少な
い巻数にすることにより、第３図に示した回路と比較し
て、部品点数は増えるものの、等制約なＯＮ抵抗を減少
させる９ｊｌ兼がある。各部の波形については、オーの
実施例で説明した場合と同様である。
い巻数にすることにより、第３図に示した回路と比較し
て、部品点数は増えるものの、等制約なＯＮ抵抗を減少
させる９ｊｌ兼がある。各部の波形については、オーの
実施例で説明した場合と同様である。
本発明によれば、パワーＭＯ８ＦＥＴを２個以上並列接
続したスイッチング回路において、各素子のスレッシ１
ホールド電圧のバラツキによりドレインｔｆｉにバラツ
キがある場合、ドレイン電流の差を電圧として検出し、
この電圧によりバイアス制両用の電圧を作り出し、この
電圧に応答してパワーＭＯＳＦＥＴＬｖゲートドライブ
パルスのバイアスを調整している。これにより、各ドラ
イブパルスの降下時にスレッシ−ホールド電圧となるタ
イミングのずれをな（シ、ドレイノ電流のターンオフ時
のバラツキをなくしている。
続したスイッチング回路において、各素子のスレッシ１
ホールド電圧のバラツキによりドレインｔｆｉにバラツ
キがある場合、ドレイン電流の差を電圧として検出し、
この電圧によりバイアス制両用の電圧を作り出し、この
電圧に応答してパワーＭＯＳＦＥＴＬｖゲートドライブ
パルスのバイアスを調整している。これにより、各ドラ
イブパルスの降下時にスレッシ−ホールド電圧となるタ
イミングのずれをな（シ、ドレイノ電流のターンオフ時
のバラツキをなくしている。
この結果、ターンオフのタイミングのずれによるドレイ
ンｔｆｆの一部の素子への集中を防ぐことができ、一部
の素子での熱損失とそれに伴５素子の耐久性争信頼性の
低下を防ぐことができるという効果がある。
ンｔｆｆの一部の素子への集中を防ぐことができ、一部
の素子での熱損失とそれに伴５素子の耐久性争信頼性の
低下を防ぐことができるという効果がある。
第１図はパワーＭ）ＳＦＥ％ ２個並列接続した場合の
スイッチング回路の回路図、第２図は本発明の原理を示
すブロック図、第３図は本発明の一実施例の回路図、第
４図・第５図は第５図に示した回路における各部の波形
図、第６図は本発明による他の実施例の回路図である。 １・・・バフ −ＭＤＳＦＥＴ １・・−ハフ −
ＭＯＳ−ＰＢｒ３・・・抵抗 ３・・・バイ
アス設定回路３・・・バイアス設定回路 ５・・・ドライブパルス入力端子 ６・・・鋳導性負荷 ７・・・を流検出回路７・・
・電流！ｊＩ出回路 ８・・・差動増幅回路９・・・
積分回路 １１・・・差動増幅器１２・・・積分
器 １３・・・トランス１５・・・トランス
スイッチング回路の回路図、第２図は本発明の原理を示
すブロック図、第３図は本発明の一実施例の回路図、第
４図・第５図は第５図に示した回路における各部の波形
図、第６図は本発明による他の実施例の回路図である。 １・・・バフ −ＭＤＳＦＥＴ １・・−ハフ −
ＭＯＳ−ＰＢｒ３・・・抵抗 ３・・・バイ
アス設定回路３・・・バイアス設定回路 ５・・・ドライブパルス入力端子 ６・・・鋳導性負荷 ７・・・を流検出回路７・・
・電流！ｊＩ出回路 ８・・・差動増幅回路９・・・
積分回路 １１・・・差動増幅器１２・・・積分
器 １３・・・トランス１５・・・トランス
Claims (1)
- １、パワーＭＯＳＦＥＴを２個以上並列接続し、かつ、
誘導性負荷を有するスイッチング回路において、各パワ
ーＭＯＳＦＥＴのドレイン電流波形を電流検出回路によ
り電圧として検出し、基準となる１つのパワーＭＯＳＦ
ＥＴドレイン電流波形と、他のパワーＭＯＳＦＥＴのド
レイン電流波形の差動増幅回路により増幅し、該増幅電
圧波形から、基準となるパワーＭＯＳＦＥＴ以外のゲー
トドライブパルスのバイアスを制御するバイアス制御電
圧を作り出し、該バイアス制御電圧によるゲートドライ
ブパルスのバイアスの調整により、基準となるパワーＭ
ＯＳＦＥＴ以外のターンオフのタイミングを調整し、ド
レイン電流のターンオフ時のバラッキをなくすようにし
たことを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21838884A JPS6198018A (ja) | 1984-10-19 | 1984-10-19 | スイツチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21838884A JPS6198018A (ja) | 1984-10-19 | 1984-10-19 | スイツチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198018A true JPS6198018A (ja) | 1986-05-16 |
Family
ID=16719120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21838884A Pending JPS6198018A (ja) | 1984-10-19 | 1984-10-19 | スイツチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198018A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256526A (ja) * | 1986-04-30 | 1987-11-09 | Nippon Hoso Kyokai <Nhk> | 静電誘導トランジスタの駆動回路 |
| JPH0288333U (ja) * | 1988-12-24 | 1990-07-12 | ||
| JP2010004682A (ja) * | 2008-06-20 | 2010-01-07 | Fuji Electric Systems Co Ltd | スイッチング素子の駆動方法 |
| JP4764592B2 (ja) * | 2000-12-27 | 2011-09-07 | シーティー−コンセプト・ホールディング・アクチェンゲゼルシャフト | 直列および並列に接続された電力半導体スイッチを動的に平衡化する方法 |
| EP4199355A1 (de) * | 2021-12-14 | 2023-06-21 | dSPACE GmbH | Elektronische schaltungsanordnung zur stromverteilung |
| US12119812B2 (en) | 2021-12-14 | 2024-10-15 | Dspace Gmbh | Electronic circuit arrangement for current distribution |
-
1984
- 1984-10-19 JP JP21838884A patent/JPS6198018A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62256526A (ja) * | 1986-04-30 | 1987-11-09 | Nippon Hoso Kyokai <Nhk> | 静電誘導トランジスタの駆動回路 |
| JPH0288333U (ja) * | 1988-12-24 | 1990-07-12 | ||
| JP4764592B2 (ja) * | 2000-12-27 | 2011-09-07 | シーティー−コンセプト・ホールディング・アクチェンゲゼルシャフト | 直列および並列に接続された電力半導体スイッチを動的に平衡化する方法 |
| JP2010004682A (ja) * | 2008-06-20 | 2010-01-07 | Fuji Electric Systems Co Ltd | スイッチング素子の駆動方法 |
| EP4199355A1 (de) * | 2021-12-14 | 2023-06-21 | dSPACE GmbH | Elektronische schaltungsanordnung zur stromverteilung |
| US12119812B2 (en) | 2021-12-14 | 2024-10-15 | Dspace Gmbh | Electronic circuit arrangement for current distribution |
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