JPS6180851A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS6180851A JPS6180851A JP59201531A JP20153184A JPS6180851A JP S6180851 A JPS6180851 A JP S6180851A JP 59201531 A JP59201531 A JP 59201531A JP 20153184 A JP20153184 A JP 20153184A JP S6180851 A JPS6180851 A JP S6180851A
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- depletion layer
- capacitor electrode
- gate
- status
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000003990 capacitor Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 abstract 1
- 239000010703 silicon Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は不揮発性半導体記憶装置に関する。
坐４図は２ＦＲＯＭの一般的な構成である。ｐ形Ｓｔ基
板１１に選択用ＭＯＳ Ｆ ＦＡＴのゲート電極・１２
及び浮遊ゲート１３か形成され、その上に制御ゲート１
４か設けられている。
板１１に選択用ＭＯＳ Ｆ ＦＡＴのゲート電極・１２
及び浮遊ゲート１３か形成され、その上に制御ゲート１
４か設けられている。
そし゛にれをマスクに１１”；４１５，１６，１７か形
成され、ｎ 層１５にはＡｎ配線１８か接続される。
成され、ｎ 層１５にはＡｎ配線１８か接続される。
しかしながら、かかるＥＰＲＯＭは２ ’Ｊ’ ｒ／Ｃ
ａ１ｌ 構成を脱する事はできず、集積度の点で問題
か大きい。
ａ１ｌ 構成を脱する事はできず、集積度の点で問題
か大きい。
本発明は高集積化の不能な不揮発性のメモリを提供する
ものである。
ものである。
本発明は半導体基板上に設けられた選択用歇篇に隣接し
て設けられた浮遊ゲートと、この浮遊ゲート上に容量結
合して設けられたキャパシタ電極とを備え、前記浮遊ゲ
ート下の空乏層の有無に併なうチャネル電流の消費の程
度により”１”１０“を読出す様にした事を￥！ｆ激と
する不ｒ１４伯性半導体記ｔｉｔ装置を提供する。
て設けられた浮遊ゲートと、この浮遊ゲート上に容量結
合して設けられたキャパシタ電極とを備え、前記浮遊ゲ
ート下の空乏層の有無に併なうチャネル電流の消費の程
度により”１”１０“を読出す様にした事を￥！ｆ激と
する不ｒ１４伯性半導体記ｔｉｔ装置を提供する。
本発明によれば第１図に示す様に高そ変化に適したメモ
リセルか実現される。そして、浮遊ゲートの４位か正の
場合基板表面に空乏層か生じ、そのシリコン−酸化膜界
面での再結合によってゲートコントロールダイオードの
り−ク″ａ流は第２図に示す如（変化し読出しか達成さ
れる。
リセルか実現される。そして、浮遊ゲートの４位か正の
場合基板表面に空乏層か生じ、そのシリコン−酸化膜界
面での再結合によってゲートコントロールダイオードの
り−ク″ａ流は第２図に示す如（変化し読出しか達成さ
れる。
第３図に製造方法の一例を示す。先ず、ｐ型Ｓｉ基板２
１表面に１００Ａ程度の熱酸化膜２２、リンドープ多結
晶シリコンｉ１２３ 、フォトレジストマスク２４を形
成しく第３図ａ）、マスク２４を用いて２３．２２をエ
ツチングし、浮遊ゲート２３ａ入、２３表面で８００Ａ
程厩のゲート酸化膜２５を形成する。そして、史にリン
ドープ多結晶シリコン＠２６を形成しく第３図ｂ）、こ
れをパターニングしてゲート電極２６ａ、キャパシタ′
成極２６ｂを得る。次にキャパシタ電４必２６ｂの片側
をレジスト２−７でマスクし、Ａｓ＋をイオン注入して
ｎ 層２８．２９を形成する（第３図Ｃ）。
１表面に１００Ａ程度の熱酸化膜２２、リンドープ多結
晶シリコンｉ１２３ 、フォトレジストマスク２４を形
成しく第３図ａ）、マスク２４を用いて２３．２２をエ
ツチングし、浮遊ゲート２３ａ入、２３表面で８００Ａ
程厩のゲート酸化膜２５を形成する。そして、史にリン
ドープ多結晶シリコン＠２６を形成しく第３図ｂ）、こ
れをパターニングしてゲート電極２６ａ、キャパシタ′
成極２６ｂを得る。次にキャパシタ電４必２６ｂの片側
をレジスト２−７でマスクし、Ａｓ＋をイオン注入して
ｎ 層２８．２９を形成する（第３図Ｃ）。
この後は、ＣＶＤ酸化１ＩＩＩ３０を被せ、コンタクト
を開けてＡｌ配線３１を形成する（第１図参照）。
を開けてＡｌ配線３１を形成する（第１図参照）。
Ｊ込みは、ＷＩ、Ｉｃ ２０ Ｖ 、 Ｂ ＬＲ： ２
０ Ｖ’Ｅ−印ＩＭしｎ ” ’ｉｆｔ ２９をほぼ２
０Ｖとする。そして全セル共通電位とされたＣ −ｐｌ
ａｔｅ ；ｆ−ＯＶとする。この結果浮遊ゲートからｎ
＋＋４２９に゛ば子か放出されろ。逆に、Ｃ−ｐｌａｔ
ｅを２０Ｖとするとｎ＋層から電子か注入され消去とな
る。一方、浮遊ゲート酸化膜ｖＩＩに対し浮遊ゲート下
には空乏層の有無か生ずる。従って、読出し時にＷＬを
ＯＮとしＢＬに電圧印加すると（Ｃ−ｐｌａｔｅはＯｖ
）、空乏層ではシリプンー酸化膜界面で′１荷の再結合
か生じるから％選択量ＭＯ８ＦＥＴのチャネル電流ＩＲ
は。
０ Ｖ’Ｅ−印ＩＭしｎ ” ’ｉｆｔ ２９をほぼ２
０Ｖとする。そして全セル共通電位とされたＣ −ｐｌ
ａｔｅ ；ｆ−ＯＶとする。この結果浮遊ゲートからｎ
＋＋４２９に゛ば子か放出されろ。逆に、Ｃ−ｐｌａｔ
ｅを２０Ｖとするとｎ＋層から電子か注入され消去とな
る。一方、浮遊ゲート酸化膜ｖＩＩに対し浮遊ゲート下
には空乏層の有無か生ずる。従って、読出し時にＷＬを
ＯＮとしＢＬに電圧印加すると（Ｃ−ｐｌａｔｅはＯｖ
）、空乏層ではシリプンー酸化膜界面で′１荷の再結合
か生じるから％選択量ＭＯ８ＦＥＴのチャネル電流ＩＲ
は。
浮遊ゲート下に空乏層のできていない状態Ａ（浮遊ゲー
ト負）、第１図で破線で示すように空乏層か伸びている
状態Ｂ（浮遊ゲート正）に応じ変化する。この変化を検
知する事により”１”、°０”か判別される。
ト負）、第１図で破線で示すように空乏層か伸びている
状態Ｂ（浮遊ゲート正）に応じ変化する。この変化を検
知する事により”１”、°０”か判別される。
第１図は、本発明のセル断面図、第２図はその特性図％
第３図ａ ”−ｃはその工程図、第４図は従 １来の
セル断面図である。 代呼人弁理士 則 近 ｆ 佑（ほか１名）第１図 第２図 第３図
第３図ａ ”−ｃはその工程図、第４図は従 １来の
セル断面図である。 代呼人弁理士 則 近 ｆ 佑（ほか１名）第１図 第２図 第３図
Claims (1)
- 半導体基板上に設けられた選択用ＭＯＳＦＥＴと、こ
のＭＯＳＦＥＴに隣接して設けられた浮遊ゲートと、こ
の浮遊ゲート上に容量結合して設けられたキャパシタ電
極とを備え、前記浮遊ゲート下の空乏層の有無に併なう
チャネル電流の消費の程度により“１”、“０”を読出
す様にした事を特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201531A JPS6180851A (ja) | 1984-09-28 | 1984-09-28 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201531A JPS6180851A (ja) | 1984-09-28 | 1984-09-28 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180851A true JPS6180851A (ja) | 1986-04-24 |
Family
ID=16442587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201531A Pending JPS6180851A (ja) | 1984-09-28 | 1984-09-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721440A (en) * | 1991-05-29 | 1998-02-24 | Gemplus Card International | Memory with EEPROM cell having capacitive effect and method for the reading of such a cell |
-
1984
- 1984-09-28 JP JP59201531A patent/JPS6180851A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721440A (en) * | 1991-05-29 | 1998-02-24 | Gemplus Card International | Memory with EEPROM cell having capacitive effect and method for the reading of such a cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6040216A (en) | Method (and device) for producing tunnel silicon oxynitride layer | |
| US6184093B1 (en) | Method of implementing differential gate oxide thickness for flash EEPROM | |
| US5153144A (en) | Method of making tunnel EEPROM | |
| JPS61105862A (ja) | 半導体装置 | |
| US4011576A (en) | Nonvolatile semiconductor memory devices | |
| US6414350B1 (en) | EPROM cell having a gate structure with dual side-wall spacers of differential composition | |
| USRE37959E1 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH0418711B2 (ja) | ||
| US6194269B1 (en) | Method to improve cell performance in split gate flash EEPROM | |
| JPS61107762A (ja) | 半導体記憶装置の製造方法 | |
| EP0429509A4 (en) | Method and apparatus for forming a side wall contact in a nonvolatile electrically alterable memory cell | |
| EP0649172B1 (en) | Non-volatile memory device | |
| JP4252637B2 (ja) | 不輝発性メモリ装置の製造方法 | |
| JPS6180851A (ja) | 不揮発性半導体記憶装置 | |
| US20030230785A1 (en) | Semiconductor device having silicon oxide film | |
| US6121116A (en) | Flash memory device isolation method and structure | |
| WO1986005323A1 (en) | Floating gate nonvolatile field effect memory device | |
| JP3388121B2 (ja) | 不揮発性半導体記憶装置、製造方法及び電荷蓄積方法 | |
| JP3019451B2 (ja) | 薄膜メモリセル及び薄膜メモリセルの製造方法 | |
| US6933197B2 (en) | Method of manufacturing semiconductor device | |
| CA1247740A (en) | Floating gate device using a composite dielectric | |
| US6784115B1 (en) | Method of simultaneously implementing differential gate oxide thickness using fluorine bearing impurities | |
| JPH05136429A (ja) | 半導体記憶装置およびその動作方法 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JPH0458566A (ja) | 不揮発性記憶装置及びその製造方法 |