JPS6165370A - デ−タ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ処理回路に関するものであり、特に１画
素１６階調で表現されるイメージデータ群の中から指定
された階調のデータを選択し、２値データとして記憶す
るためのデータ処理回路に関する。

〔従来技術とその問題点〕

従来の１画素１６階調で表現されるイメージデーり群を
処理する方法について説明する。

第３図は従来の処理装置を示すブロック図である。１は
イメージデータ群を格納するイメージメモリ、２は処理
装置の制御、演算を行うＣＰＵ。

３はイメージメモリ１の内容をビデオ出力に変換するビ
デオ回路、４はビデオ出力を表示するディスプレイ装置
、５はＣＰＵバスである。

イメージメモリ１は１つのアドレスが１６　ｂｉｔのデ
ータで構成され、その１６ｂｉｔのデータは第４図に示
すようにＯ〜３．４〜７．８〜１１．１２〜１５の４ビ
ツトづつの４つに分かれている。それぞれの４ｂｉｔは
イメージデータ群の１つの画素の階調を表現する。１つ
の画素はディスプレイ装置４がモノクロの場合は濃淡と
して、１６階調、カラーの場合は１６色のイメージを表
現できる。

イメージデータ群を処理する場合（例えばイメージの拡
大、縮小、移動等）にはイメージの量を知る必要がある
。そこで２値の場合には１　ｂｉｔを１画素に対応させ
ると、１ｂｉｔの値が画素の有無をそのまま表わし、そ
の有無の集合をイメージの量として認識できる。しかし
、１画素４ｂｉｔで構成される上記のようなイメージデ
ータではその４ｂｉｔは画素の有無を表わすものでなく
、画素の種類すなわち階調を表わすのみである。

従来のシステムではこれらイメージデータ群をイメージ
の量として処理する場合、すべてソフトウェアで処理し
てきた。しかし、２値以外のイメージデータ群の場合、
そのイメージデータの量を一度に把握することは一般に
稚しく、ＣＰＵ２で複雑な演算を行い、多大の時間を要
して処理していた。

ｒ発明の目的および原理〕 本発明の目的は上記した１画素１６階調で表現されるイ
メージデータ群を処理する際の種々の問題を解決し、高
速に１６階調のイメージデータを処理できるデータ処理
回路を提供することにある。

第２図は本発明のデータ処理回路を使用したデータ処理
装置を示す。図中の６は階調サーチ回路で、７は本発明
の指定された階調でイメージデータを２値化する２値化
回路である。

まず、ＣＰＵ２はイメージメモリ１より必要とする１画
素４　ｂｉｔのイメージデータ群をリードしそのリード
したデータを階調サーチ回路６にライトする。そして、
階調サーチ回路６の出力をＣＰＵ２がリードすると、イ
メージデータ群に使用されている階調が判明する。階調
サーチ回路６で判明した階調値をＣＰＵ２は２値化回路
７にセットし、イメージメモリ１より１画素１６階調の
イメージデータ群をすべてリードし、そのデータを２値
化回路７に順次ライトする。２値化回路７はこのライト
されたイメージデータと初めにセットされた階調値を比
較し、一致している場合は“１”それ以外は“０”を２
値メモリ８に格納する。この結果２値メモリ８に格納さ
れたデータは指定された階調だけをぬき出した１画素１
　ｂｉｔの２値のイメージデータとなる。２値メモリ８
はＣＰＵ２より自由にリードライトできる構成になって
おり、ＣＰＵ２は２値のイメージデータとして所定の処
理を行なうことができる。そして２値で処理されたイメ
ージデータは再び元の１５ｂｉｔイメージデーりとじて
修正され新たにイメージメモリに格納されてビデオ回路
３を介してディスプレイ装置４に表示できる。この処理
を階調サーチ回路６で判明した階調の種類だけ順次繰り
返して実行すればよい。階調サーチ回路６と２値化回路
７により、１画素４　ｂｉｔ　１６階調で表現されるイ
メージデータ群をそのイメージデータ群に使用されてい
る階調ごとに１画素１ｂｉｔで２値化データに変換する
ことができ、イメージデータの処理を高速に行うことが
可能となる。

〔発明の構成〕

本発明によるデータ処理回路は、１画素が１６階調で表
現されるイメージデータ群を処理するデータ処理装置に
おいて、指定された階調を記憶するレジスタと、その階
調を選択するためのコンパレータと、比較されたデータ
を記憶するための２値メモリとコンパレータと２値メモ
リを制御する制御回路から構成され、イメージデータ群
に使用されている階調の中から指定された階調のデータ
を２値データとして記憶するようにしたものである。

〔発明の実施例〕

次に本発明の詳細を実施例に従って説明する。

第１図は本発明のデータ処理回路の一例を示すブロック
図であり、９はレジスタ、１０はコンパレータ、１】は
制御回路である。レジスタ９にはＣＰＵ２のデータバス
１６ｂｉｔ中の下位４ｂｉｔが接続され、ＣＰＵ２から
のＲＥＱ信号により、レジスタ９にデータバス５上の下
位４　ｂｉｔのデータが記憶される。記憶された４　ｂ
ｉｔデータは、２値化されるイメージデータ群の階調を
示し、階調サーチ回路６からの１５ｂｉｔデータに基ず
くものである。このデータはコンパレータ１０に出力さ
れる。コンパレータ１０にはレジスタ９からの４　ｂｉ
ｔデータとＣＰＵ２のデータバス］□ｂｉｔが接続され
ている。この１５ｂｉｔのデータバスは第４図ζこ示す
様に０〜ａ４〜７．８〜１１．１２〜１５の４ｂｉｔづ
つ４つに分かれており、それぞれの４　ｂｉｔが１画素
の階調に対応している。コンパレータ１０の役割はイメ
ージメモリ１からＣＰＵ２によってリードされた１６ｂ
ｉｔのデータのそれぞれ４　ｂｉｔとレジスタ９からの
４ｂＨのデータとの比較を行ない、一致した場合は”１
”を、−欽しない場合は”０”を１画素ごとに２値メモ
リ８に記憶することにある。２値メモリ８の通常のリー
ドライトと区別するために制御回路１１よりＯＮ信号が
コンパレータ９に入力される。制御回路１１はコンパレ
ータ１０と２値メモリ８のアドレスの制御を行う回路で
ある。コンパレータ１０に１５ｂｉｔのデータが入力さ
れると制御回路１１にＲＥＱ信号が人力される。このＲ
ＥＱ信号はＣＰＵ２からの１６ｂｉｔデータの書込み信
号で、制御回路１１からＡＣＫ信号がＣＰＵ２（こ返さ
れるまでＣＰＵ２はウェイト状態に入り、イメージメモ
リ１からの１６ｂｉｔデータ、アドレス、ＲＥＱ信号共
に同じ状態を出力し続ける。このウェイト状態はＡ　Ｃ
Ｋ信号をＣＰＵ２＃こ返すことにより終了する。

コンパレータ１０は比較した１５ｂｉｔに対応する４画
素分のデータ４　ｂｉｔを２値メモリ８に送出する。

送出されたデータは制御回路１１からのアドレスと共に
２値メモリ８に記憶される。

上記の動作を必要とする階調数に応じて、繰り特開口ａ
６１−６５３７０（３） 返し実行すればよい。

〔発明の効果〕

本発明のデータ処理回路はレジスタ９、コンパレータ１
０、制御回路１１をＣＰＵバス５に接続してあり、この
為ＣＰＵ２はイメージデータ群をｌｌｌｌｌ次データ処
理回路７１こ送出するだけで、指定された階調の２値イ
メージ群を作り出すことができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為のブロック図、第２
図は本発明のデータ処理回路を使用したデータ処理装置
のブロック図、第３図は従来例のデータ処理装置のブロ
ック図、第４図は１画素４１）１ｔで表わされる１６ｂ
ｉｔのイメージデータを示す図である。 トイメージメモリ ２・・・ＣＰＵ ３・・ビデオ回路 ４・・・ディズブ１／イ装置 ５・・・ＣＰＵバス ６・・階調サーチ回路 ７・・２値化回路 ８・・・２値メモリ ９・・・レジスタ １０・・・コンパレータ １１・・−制御回路 特許出願人　アルプス電気株式会社 ＣＰＵ／ｌ”ス 第２図。 ど イＩ−リ　　　　　　イ ｆぞり ４　暑ス゛１ｔイ′ ＣＰＵ　　　　　　　　　　　　　　　　　　　　　　
　／　　　　　　　　　３′　　　　　　　　　層ア　
　　７゜ ｒｉ１絡　　　　〆ｅｑ 第３図 ＣＰＵ／σ 第４０ ［■二下■］

Claims (1)

【特許請求の範囲】
1. １画素が１６階調で表現されるイメージデータ群を処理
   するデータ処理装置において、イメージデータ群が格納
   されたイメージメモリから指定された階調を選択するコ
   ンパレータと、該階調を指定するためのレジスタと、前
   記コンパレータにより選択されたデータを記憶装置に記
   憶するための制御回路よりなることを特徴とするデータ
   処理回路。