JPS6154237B2

JPS6154237B2 -

Info

Publication number: JPS6154237B2
Application number: JP55076104A
Authority: JP
Inventors: Kyoshi Yamamoto
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1980-06-06
Filing date: 1980-06-06
Publication date: 1986-11-21
Also published as: JPS572095A

Description

【発明の詳細な説明】この発明は鍵盤を備えた電子楽器の分野に属
し、特に、鍵の数よりも相当に少ない発音装置
（以下シンセサイザモジユールという）に対して
発音状態を割当てるようにしたポリフオニツクシ
ンセサイザにおいて、鍵の押鍵速度に応じて音量
等を制御するためのタツチ電圧をもシンセサイザ
モジユールに割当てるようにしたポリフオニツク
シンセサイザに関するものである。

ポリフオニツクシンセサイザでは、シンセサイ
ザモジユールが比較的高価であるため、その装備
台数を最小限度にとどめるべく押鍵状態の鍵を検
知し、特定の割当論理に基づいて鍵の数よりも相
当に少ない数のシンセサイザモジユールの中から
発音可能なモジユールを選択して押鍵状態の鍵に
対応する楽音信号を生成させるようなハイトラフ
イツク機能を奏するキーアサイナが多用されるに
至つた。

キーアサイナの割当論理については種々のもの
が提案されているが、例えば、特開昭55−25078
号には発音状態からの解放が最も古く行われたシ
ンセサイザモジユールを新たな押鍵に際して発音
状態に捕捉することにより、解放されたシンセサ
イザモジユールが解放直前に発音していた楽音を
完全に減衰するまで継続して発音できる確率を増
大させるようにした割当論理に基づくキーアサイ
ナが開示されている。

一般に、ポリフオニツクシンセサイザでは、各
鍵に対応してこれと連動するキースイツチが配設
されており、鍵が押されるとキースイツチが閉じ
てその鍵が押鍵状態であることを表わすキーオン
信号が出力される。そして、キーアサイナは割当
演算処理の進行に合わせて各鍵のキースイツチの
状態を順次に、かつ、繰返して走査するスキヤナ
を歩進させ、いずれかのキースイツチが出力する
キーオン信号を検知したときに、その走査ポジシ
ヨンから押鍵状態の鍵を特定し、該鍵を表わすキ
ー電圧を特定の割当論理に基づいて指定されたシ
ンセサイザモジユールに対して分配供給するもの
である。

一方、近年、鍵盤を備えた電子楽器の分野では
鍵の押鍵速度に応じて音量を制御することによ
り、ピアノのように鍵操作にて音量を変化させ、
繊細な音楽表現を実現しようとする要請がある。
この要請に応えるには、鍵の押鍵速度に応じたタ
ツチ電圧を出力するタツチセンサを各鍵に対応し
て配設し、キーアサイナは前記同様の動作によ
り、別のスキヤナを歩進させて各鍵のタツチ電圧
を順次に、かつ、繰返して走査し、これを割当演
算処理により、指定されたシンセサイザモジユー
ルに対して分配供給することが通常的であつた。

しかるに、このような通常的構成では、各鍵に
対応してキースイツチとタツチセンサの両者を配
設する必要があり、しかも、鍵の数は一般に60以
上にも及ぶので、構成が複雑になるという欠点ば
かりではなく、配線作業や調整作業が著しく煩雑
になるという製作上の難点に加えて、生産コスト
が上昇するという経済上の不利点をも伴うもので
あつた。

更に、スキヤナについてもキーオン信号を走査
するデイジタルスキヤナとタツチ電圧を走査する
アナログスキヤナを別個に併設する必要があるの
で、前記の欠点、難点及び不利点は一層深刻な問
題であつた。

この発明の目的は上記従来技術の構成上の問題
点に鑑み、タツチ電圧にキーオン信号を重畳させ
るようにしたタツチセンサを設け、該センサの出
力信号（以下タツチ信号という）からキーオン信
号とタツチ電圧とを分離抽出して、それぞれキー
アサイナ及びシンセサイザモジユールに対して供
給することにより、キーオン信号生成のためのキ
ースイツチの配設を廃し、更に、スキヤナの台数
を大幅に削減するようにした優れたポリフオニツ
クシンセサイザを提供せんとするものである。

上記目的に沿うこの発明の構成は、各鍵に対応
して配設されたタツチセンサからキーオン信号に
タツチ電圧を重畳して成るタツチ信号を走査用ア
ナログスキヤナに対して供給し、該スキヤナは順
次に、かつ、繰返して歩進するキーコードに応答
してタツチ信号を走査し、該信号をキーオン信号
分離回路とタツチ電圧分離回路とに選択供給し、
該キーオン信号分離回路はタツチ信号からキーオ
ン信号を分離抽出してキーアサイナに供給し、該
タツチ電圧分離回路はタツチ信号からタツチ電圧
を分離抽出してタツチ電圧用アナログマルチプレ
クサに供給し、キーアサイナはキーコードを走査
用アナログスキヤナに供給するとともに、該コー
ドをデイジタル・アナログ変換器を介してキー電
圧に変換し、これをキー電圧用アナログマルチプ
レクサに供給し、更に、特定の割当論理に基づく
割当演算処理を行つて特定のシンセサイザモジユ
ールを指定するためのシンセサイザモジユールア
ドレス信号をタツチ電圧用及びキー電圧用アナロ
グマルチプレクサに供給し、両マルチプレクサは
上記シンセサイザモジユールアドレス信号に応答
してタツチ電圧とキー電圧のそれぞれを特定のシ
ンセサイザモジユールに対して分配供給するよう
にしたことにより、各鍵に対応して配設された唯
一組のタツチスイツチと、鍵の数だけの並列信号
として供給されるタツチ信号を直列信号に変換す
るための唯一組の走査用アナログスキヤナとを用
いて、押された鍵に対応する楽音を該鍵の押下速
度に応じた音量、音質等でもつて、鍵の数よりも
相当に少ない数のシンセサイザモジユールのいず
れかから発音可能としたことを要旨とするもので
ある。

図に基づいてこの発明の一実施例の構成と動作
を説明すれば以下の通りである。

第１図はこの発明の一実施例の構成を示すブロ
ツク図である。同図において、１は鍵盤であり、
鍵K₁〜K₆₄から成る。２はタツチセンサ群であ
り、鍵の各々に対応して配設されたタツチセンサ
TS₁〜TS₆₄から成る。

該センサTS₁〜TS₆₄の各々の出力端子は、第一
走査用アナログスキヤナ３を構成する各スキヤナ
ユニツトS₁〜S₈の入力端子a₁〜a₆₄に接続され
る。４はキーアサイナであり、その出力ポート４
ａからはキーコード出力線５が延在し、該出力線
のうち、上位３ビツトは第一走査信号線５ａとし
て分岐され、第一走査用アナログスキヤナ３を構
成するスキヤナユニツトS₁〜S₈の制御端子に接続
される。

該スキヤナユニツトS₁〜S₈の出力端子b₁〜b₈
は、第二走査用アナログスキヤナ６の入力端子c₁
〜c₈に接続される。該スキヤナ６の制御端子には
キーコード出力線５の下位３ビツトが分岐されて
成る第二走査信号線５ｂが接続される。７はキー
オン信号分離回路であり、その入力端子d₁〜d₈は
スキヤナユニツトS₁〜S₈の出力端子b₁〜b₈の各々
に接続され、その出力端子e₁〜e₈はキーアサイナ
４の入力ポート４ｂに接続される。７ａ〜７ｈは
該分離回路７を構成するインバータである。８は
タツチ電圧分離回路であり、その入力端子は第二
走査用アナログスキヤナ６の出力端子f₀に接続さ
れ、その出力端子はタツチ電圧補正回路９の入力
端子に接続される。該補正回路９の出力端子はタ
ツチ電圧用アナログマルチプレクサ１０の入力端
子に接続され、該マルチプレクサ１０の出力端子
の各々はシンセサイザモジユール１１，１１′…
…の各々のタツチ電圧入力端子１１ａ，１１a′…
…に接続される。１２はデイジタル・アナログ変
換器であり、その入力端子の各々にはキーコード
出力線５の各々が接続され、その出力端子はキー
電圧用アナログマルチプレクサ１３の入力端子に
接続される。

該マルチプレクサ１３の出力端子の各々はシン
セサイザモジユール１１，１１′……の各々のキ
ー電圧入力端子１１ｂ，１１b′……に接続され
る。

１４はゲート信号用デイジタルマルチプレクサ
であり、その入力端子は「１」の信号源（図示せ
ず）に接続され、その出力端子の各々はシンセサ
イザモジユール１１，１１′……の各々のゲート
信号入力端子１１ｃ，１１c′……に接続される。

マルチプレクサ１０、１３及び１４の制御端子
にはキーアサイナ４の出力ポート４ｃから延在す
るシンセサイザモジユールアドレス信号線１５及
びイネーブル信号線１６が接続される。

１１ｄ，１１ｅ，１１ｆはそれぞれシンセサイ
ザモジユール１１に内蔵されるタツチ電圧用サン
プリングホールド回路、ゲート信号用ラツチ回路
及びキー電圧用サンプリングホールド回路であ
り、他のシンセサイザモジユール１１′，１１″…
…にも同様の要素が内蔵されている。

第２図Ａ〜Ｃは第１図における第一走査用アナ
ログスキヤナ３の入力端子a₁〜a₆₄に供給される
64の鍵の各々に対応するタツチ信号、該スキヤナ
３の出力端子b₁〜b₈、あるいは、第二走査用アナ
ログスキヤナ６の入力端子c₁〜c₈に現われるタツ
チ信号及び該スキヤナ６の出力端子f₀に出力され
るタツチ信号の時間に対する配列を示すタイムチ
ヤートである。

次に、第１図及び第２図に基づいてこの発明の
一実施例の動作を説明すれば以下の通りである。

先ず、キーアサイナ４は出力ポート４ａを通じ
てキーコード出力線５に対して、６ビツトから成
り、64の鍵の各々に対応する64のキーコードを順
次に歩進させて繰返し供給する。

上記キーコードの上位３ビツトは第一走査信号
を形成し、第一走査用アナログスキヤナ３を構成
する８個のスキヤナユニツトS₁〜S₈の制御端子に
第一走査信号線５ａを通じて同時供給される。そ
して、各スキヤナユニツトS₁〜S₈は８個の入力端
子a₁〜a₈、a₉〜a₁₆、……a₅₇〜a₆₄を備えており、
制御端子に供給された３ビツトの第一走査信号の
歩進により、上記入力端子の各々に供給されてい
るタツチ信号が順次、かつ、択一的に選択されて
８個のスキヤナユニツトS₁〜S₈の出力端子b₁〜b₈
に供給される。

即ち、第２図Ａに示すような第一走査用アナロ
グスキヤナ３の64個の入力端子a₁〜a₆₄に並列信
号として供給される64鍵の各々に対応する64のタ
ツチ信号が、第２図Ｂに示すようなキーコードの
上位３ビツトの歩進により形成される８個のタイ
ムスロツトT₁〜T₈に配列される８チヤンネルの
直並列信号に変換されて該スキヤナ３の８個の出
力端子b₁〜b₈に出力されるものである。

このようにして得られた８チヤンネルの直並列
信号は、更に、第二走査用アナログスキヤナ６の
入力端子c₁〜c₈に供給される。該スキヤナ６の制
御端子にはキーコードの下位３ビツトから成り、
前記第一走査信号が一歩進するたびに一巡するよ
うに歩進する第二走査信号が第二走査信号線５ｂ
を通じて供給されるので、該スキヤナ６の８個の
入力端子c₁〜c₈に供給された８チヤンネルの直並
列信号としてのタツチ信号は、一つの信号が継続
している期間内に順次、かつ、択一的に該スキヤ
ナ６の出力端子f₀に選択供給される。

即ち、第２図Ｂに示すような第二走査用アナロ
グスキヤナ６の８個の入力端子c₁〜c₈に供給され
る８チヤンネルの直並列信号のうち、例えば、タ
イムスロツトT₁に配置される信号が第２図Ｃに
示すようなキーコードの下位３ビツトの歩進によ
り形成されるタイムスロツトt₁〜t₈に配列される
直列信号に変換される動作が繰返されて、結局、
該スキヤナ６の出力端子f₀には64鍵の各々に対応
する64のタツチ信号が直列信号に変換されて出力
されるものである。

さて、鍵盤１を構成する鍵K₁〜K₆₄のうち、例
えば、C₁の音高に割当てられた鍵K₁を押下する
と、該鍵に連動する唯一のタツチスイツチの開閉
に応答してタツチセンサTS₁は該タツチスイツチ
の接点跳躍時間（即ち、押鍵速度の逆数）の指数
関数で規定されるアナログ信号としてのタツチ電
圧にデイジタル信号としてのキーオン信号を重畳
させて成るタツチ信号を生成してスキヤナユニツ
トS₁の入力端子a₁に供給する。

このとき、第一走査用アナログスキヤナ３は前
述のように作動し、第一走査信号の第一の歩進に
よるタイムスロツトT₁では各スキヤナユニツト
S₁〜S₈の入力端子a₁、a₉、……、a₅₇に供給されて
いるタツチ信号が該ユニツトS₁〜S₈の出力端子b₁
〜b₈に選択供給されるので、第二走査用アナログ
スキヤナ６の入力端子c₁とキーオン信号分離回路
７の入力端子d₁に対してK₁の鍵、即ち、C₁の音
高に関するタツチ信号が供給される。

キーオン信号分離回路７のインバータ７ａはタ
ツチ信号を受けて該信号からデイジタル信号とし
てのキーオン信号を分離抽出して出力端子e₁に供
給する。

同様にして、出力端子e₂〜e₈には該回路７の入
力端子d₂〜d₈のそれぞれに供給されるタツチ信号
に対応してキーオン信号が出力されるものである
が、上記動作例ではK₁の鍵以外の鍵は押鍵され
ていないので、これらの出力端子にはキーオン信
号が出力されることはない。

一方、K₁の鍵に関するタツチ信号は、第二走
査用アナログスキヤナ６の入力端子c₁にも供給さ
れる。該スキヤナ６は前述のように作動し、入力
端子c₁〜c₈に供給されている入力信号が第一走査
信号の第１の歩進によるタイムスロツトT₁内に
おける第二走査信号の第１から第８までの歩進に
よつて形成されるt₁〜t₈のタイムスロツトに割当
てられて出力端子f₀に選択供給されるので、第二
走査用アナログスキヤナ６の入力端子に供給され
ているK₁の鍵に関するタツチ信号はt₁のタイムス
ロツトに割当てられて該スキヤナ６の出力端子f₀
に出力される。

上記動作例ではK₁の鍵以外の鍵は押鍵されて
いないのでt₂以後のタイムスロツトにはタツチ信
号が出力されることはない。

t₁のタイムスロツトに割当てられたK₁の鍵に関
するタツチ信号はタツチ電圧分離回路８に供給さ
れ、該回路８は該タツチ信号からタツチ電圧を分
離抽出してタツチ電圧補正回路図９に供給する。

続いて、タツチ電圧補正回路９はK₁の鍵の跳
躍時間の指数関数で規定されるK₁の鍵に関する
タツチ電圧を、該鍵K₁の跳躍時間の２乗に反比
例するタツチ電圧に変換する。

このようなタツチ電圧の変換は公知のものであ
り、自然楽器のピアノの付勢感覚を実現する手段
として多用されている。

さて、変換されたK₁の鍵に関するタツチ電圧
は、同じくt₁のタイムスロツトに割当てられ、タ
ツチ電圧用アナログマルチプレクサ１０の入力端
子に供給される。

一方、キーアサイナ４はキーコード出力線５に
対して供給するキーコードの上位３ビツト、即
ち、第一走査信号の歩進に合わせて、入力ポート
４ｂから８ビツトの入力信号を取り込み、先ず、
キーオン信号の存否と、そのビツト位置を判定
し、上記入力信号の８ビツトの各々をキーコード
の下位３ビツトの歩進に対応させるようにして、
該下位３ビツトの歩進がキーオン信号のビツト位
置に対応するキーコードまで歩進したときに、出
力ポート４ｃからイネーブル信号線１６を通じて
タツチ電圧用アナログマルチプレクサ１０、ゲー
ト信号用デイジタルマルチプレクサ１４及びキー
電圧用アナログマルチプレクサ１３に対してイネ
ーブル信号を供給し、これらを作動状態に移行さ
せる。

例えば、上記動作例では、キーコードの下位３
ビツトの第一歩進に合わせて取込まれた８ビツト
の入力信号のうち、最下位ビツトの位置にK₁の
鍵に関するキーオン信号があるので、キーコード
の下位３ビツトの第一歩進のタイムスロツト、即
ち、C₁の音高を表わすキーコードが出力されるt₁
のタイムスロツト内にイネーブル信号が出力され
ることになる。

次に、キーアサイナ４は、特定の割当論理に基
づく割当演算処理を行い、上記C₁の音高を発音
すべきシンセサイザモジユールを指定するための
シンセサイザモジユールアドレス信号を出力ポー
ト４ｃからシンセサイザモジユールアドレス信号
線１５を通じてマルチプレクサ１０，１４，１３
の制御端子に供給する。

このとき、デイジタル・アナログ変換器１２は
C₁の音高を表わすキーコードの供給を受けてこ
れをC₁の音高を表わすアナログ信号としてのキ
ー電圧に変換し、キー電圧用アナログマルチプレ
クサ１３の入力端子に供給する。

而して、上記動作が行われるt₁のタイムスロツ
ト内では、マルチプレクサ１０，１４，１３の
各々の入力端子にはK₁の鍵に関するタツチ電
圧、「１」を表わす電圧及びK₁の鍵に関するキー
電圧が供給されており、該マルチプレクサ１０，
１４，１３はキーアサイナ４からのシンセサイザ
モジユールアドレス信号により指定される特定の
出力端子に対してこれらの入力信号を分配供給す
ることにより、特定のシンセサイザモジユール、
（例えば１１）のタツチ電圧入力端子１１ａ、ゲ
ート信号入力端子１１ｃ、キー電圧入力端子１１
ｂの各々にK₁の鍵に関するタツチ電圧、ゲート
信号及びキー電圧を供給し、C₁の音高の楽音信
号を生成させる。

続いて、キーアサイナ４は上記同様のキーオン
信号の判定とそれに続く割当演算処理を他の押鍵
状態にある鍵について順次、かつ、繰返して実行
するものである。

したがつて、キーアサイナ４が他の鍵に関する
割当を実行するときには、上記動作例によれば、
シンセサイザモジユール１１に供給されている
K₁の鍵に関するタツチ電圧、ゲート信号、キー
電圧は消滅することとなるので、該モジユール１
１による発音を継続させるために、これらの入力
信号はタツチ電圧用サンプリングホールド回路１
１ｄ、ゲート信号用ラツチ回路１１ｅ、キー電圧
用サンプリングホールド回路１１ｆにそれぞれ記
憶保持される。

次に、第１図におけるタツチセンサTS₁〜TS₆₄
の回路構成及び動作を第３図及び第４図に基づい
て説明すれば以下の通りである。

第３図はタツチセンサの一実施例の回路構成を
示す回路図である。

同図において、２０は各鍵に連動して開閉する
タツチスイツチであり、電源＋Ｖに接続されるブ
レーク接点２０ａと、メーク接点２０ｂと、可動
接点２０ｃとから成る。２１，２２は並列に接続
されたコンデンサと抵抗器であり、その一端は可
動接点２０ｃに、他端は抵抗器２３を通じて接地
に接続される。メーク接点２０ｂはダイオード２
４を通じてコンデンサ２５の一端に接続され、該
コンデンサの他端は接地に接続される。２６はト
ランジスタであり、そのコレクタはコンデンサ２
５の一端に、エミツタは接地に接続される。２７
は抵抗器２３の一端とトランジスタ２６のベース
間に接続された抵抗器、２８は一端が可動接点２
０ｃに、他端がバイアス電源＋Ｖ_Bに接続された
抵抗器、２９は出力端子である。

第４図Ａは、第３図におけるコンデンサ２１及
びコンデンサ２５の端子電圧を示すタイムチヤー
ト、同図Ｂはトランジスタ２６のオンオフ状態を
示すタイムチヤートである。

第３図に示す構成の動作を第４図を参照しつつ
説明すれば以下の通りである。

鍵が離されているときは、電源＋Ｖからブレー
ク接点２０ａ、可動接点２０ｃ、コンデンサ２１
及び抵抗器２３から成る充電路が形成され、コン
デンサ２１は充電されるので、その端子電圧は第
４図ａに示すように電源電圧＋Ｖに保たれる。こ
の状態で鍵を押下すると、該鍵に連動してタツチ
スイツチ２０の可動接点２０ｃが跳躍し、ブレー
ク接点２０ａ、メーク接点２０ｂのいずれにも接
触しない状態となる。

而して、充電路を断たれたコンデンサ２１は抵
抗器２２を通じて放電するので、その端子電圧は
第４図ｂに示すように指数曲線に沿つて降下を開
始する。そして、可動接点２０ｃの跳躍により、
コンデンサ２１と電源＋Ｖとの接続が断たれるの
で、該コンデンサ２１の端子電圧には、第４図ｃ
に示すように、バイアス電源＋Ｖ_Bから抵抗器２
８を通じて供給されるバイアス電圧＋Ｅ_Bが重畳
する。

このとき、同時に、電源＋Ｖからブレーク接点
２０ａ、可動接点２０ｃ、抵抗器２２、抵抗器２
７を通じてトランジスタ２６のベースに供給され
ていた電流も遮断されるので、第４図ｄに示すよ
うに、トランジスタ２６はオン状態からオフ状態
に移行する。このオフ状態を確保すべく、抵抗器
２３の抵抗値は抵抗器２８の抵抗値よりも相当に
小さな値に選定される。

続いて、鍵を押下する速度に反比例する跳躍時
間が経過すると、可動接点２０ｃがメーク接点２
０ｂに接触し、この時点における第４図ｅに示す
コンデンサ２１の端子電圧がダイオード２４を通
じてコンデンサ２５に分配されるので、該コンデ
ンサ２５の端子電圧は第４図ｆに示すように両コ
ンデンサの容量比により定まる値でコンデンサ２
１の電荷を両コンデンサに分配して定まる電圧値
まで急速上昇する。このとき、第４図ｇに示すよ
うに、トランジスタ２６はオフ状態であるので、
該コンデンサ２５には放電路はなく、その端子電
圧はそのまま保持される。

このとき、該コンデンサ２５の端子電圧には、
第４図ｈに示すように、抵抗器２８、可動接点２
０ｃ、メーク接点２０ｂ及びダイオード２４を通
じてバイアス電源＋Ｖ_Bから供給されるバイアス
電圧＋Ｅ_Bが重畳する。その値は、ダイオード２
４の電圧降下を無視すれば、第４図ｃに示すよう
にコンデンサ２１の端子電圧に重畳するバイアス
電圧の値にほぼ等しいものである。

一方、コンデンサ２１は抵抗器２２を通じて放
電を継続し、その端子電圧は第４図ｉに示すよう
にバイアス電圧＋Ｅ_Bに向つて降下する。

このようにして、指数曲線に沿つて降下するコ
ンデンサ２１の端子電圧を鍵の跳躍時間の終了時
点においてコンデンサ２５に分配供給することに
より、該コンデンサ２５の両端には、該跳躍時間
の指数関係で規定されるタツチ電圧を保持するこ
とができ、更に、これを出力端子２９に供給でき
るものである。

そして、第４図ｈに示すように、コンデンサ２
５の端子電圧にはバイアス電圧＋Ｅ_Bが重畳する
ので、同図ｊに示すように、コンデンサ２１の端
子電圧がバイアス電圧にぜん近するに要する時間
以上の接点跳躍時間である場合、即ち、極端な緩
速度で押鍵された場合でも、コンデンサ２５の端
子電圧は零電位になることはなく、予め設定され
たバイアス電圧に保持される。

而して、このように、バイアス電圧が重畳する
タツチ電圧、即ち、タツチ信号を第１図における
キーオン信号分離回路７のインバータ７ａ〜７ｈ
に供給すると、該インバータはバイアス電圧に応
答して飽和状態となるので、押鍵速度に係りな
く、極端な緩速度で押鍵された場合でも、キーオ
ン信号を分離抽出できるものである。

次に、鍵を離すと、タツチスイツチ２０が復帰
し、可動接点２０ｃが再びブレーク接点２０ａに
接触するので、コンデンサ２１は急速に充電され
て、その端子電圧は第４図ｋに示すように、電源
電圧＋Ｖに保持される。

このとき、抵抗器２７を通じてトランジスタ２
６のベース電流が供給され、第４図ｌに示すよう
に該トランジスタがオン状態になるので、コンデ
ンサ２５は放電し、その端子電圧は同図ｍに示す
ように急速に降下して、新たなタツチ電圧の保持
のために用意される。

第４図ｎに示す電圧段差は可動接点２０ｃが跳
躍すると、電源＋Ｖから抵抗器２２，２３に供給
される電流が断たれることによるものである。

続いて、第１図におけるタツチ電圧分離回路８
の構成と動作を第５図及び第６図に基づいて説明
すれば以下の通りである。

第５図はタツチ電圧分離回路８の回路構成を示
す回路図である。

同図において、３０は演算増幅器であり、その
反転入力端子は入力抵抗器３１を通じて入力端子
３２に接続され、その非反転入力端子は抵抗器３
３を通じて接地される。

更に、該増幅器３０の反転入力端子には入力抵
抗器３４を通じてバイアス電源−Ｅ_Bが接続され
る。３５はダイオードであり、そのアノードは演
算増幅器３０の出力端子に、そのカソードは該増
幅器３０の反転入力端子にそれぞれ接続される。
３６は帰還抵抗器であり、その一端は演算増幅器
３０の反転入力端子に、その他端はダイオード３
７のアノードに接続され、更に、該ダイオード３
７のカソードは該増幅器３０の出力端子に接続さ
れる。３８は演算増幅器であり、その反転入力端
子は入力抵抗器３９を通じてダイオード３７のア
ノードに接続されるとともに、帰還抵抗器４０を
通じて該増幅器３８の出力端子に接続される。該
増幅器３８の非反転入力端子は抵抗器４１を通じ
て接地される。４２は出力端子であり、該増幅器
３０の出力端子に接続される。

第６図Ａは第５図に示すタツチ電圧分離回路の
入力端子３２に供給されるタツチ信号の波形を示
すタイムチヤートであり、第４図Ａに対応する。

第６図Ｂは第５図に示すタツチ電圧分離回路の
出力端子４２に供給されるタツチ電圧の波形を示
すタイムチヤートである。

いま、第３図に示すタツチセンサの出力端子２
９から第６図Ａに示すようにタツチ信号が走査用
アナログスキヤナ３，６を介して入力端子３２に
供給されると、先ず、入力抵抗器３１，３４、帰
還抵抗器３６及び演算増幅器３０は比例加算器を
構成するので、該タツチ信号と負極性バイアス電
圧−Ｅ_Bが加算されて、減算が行われる。

ところが、該増幅器３０の出力が正極性になる
ようなレベルのタツチ信号が入力された場合、即
ち、タツチ信号のレベルが負極性のバイアス電圧
−Ｅ_Bの絶対値よりも小さい場合には、ダイオー
ド３７がオフ状態となり、ダイオード３５がオン
状態となるので、該増幅器３０の出力電圧は略零
電位となる。

例えば、第６図Ａにおいてａに示すように、タ
ツチ信号の立上り時であつて、該信号の瞬時値が
バイアス電圧−Ｅ_Bの絶対値よりも小さい場合、
あるいは、同図ｇに示すように、極端に緩速度の
押鍵であつて、保持された該信号のレベルがバイ
アス電圧−Ｅ_Bの絶対値以下である場合には、演
算増幅器３０の出力は略零電位となるものであ
る。

しかし、厳密には、このとき、ダイオード３５
の両端には順方向電圧があるので、タツチ信号の
レベルがバイアス電圧−Ｅ_Bの絶対値に等しい場
合には、演算増幅器３０の出力電圧は僅かな正の
電位にとどまつた状態のまま該増幅器３０の反転
入力端子は零電位となる。而して、ダイオード３
７がオフ状態となり、演算増幅器３８の反転入力
端子が入力抵抗器３９と帰還抵抗器３６を通じて
接地されることとなるので、出力端子４２は零電
位となる。

一方、第６図Ａにおいてｂに示すように、入力
されたタツチ信号の瞬時値、あるいは、レベルが
バイアス電源の絶対値であるレベルＥ_Bを越える
場合には、演算増幅器３０の出力電圧が負極性と
なるので、ダイオード３５がオフ状態に、ダイオ
ード３７がオン状態に保たれ、該増幅器３０は比
例加算器として作動し、インバータとして作動す
る演算増幅器３８の反転入力端子に負極性の入力
信号を供給し、該増幅器３８は同図Ｂにおいて
b′に示すように、正極性の信号を出力する。した
がつて、結局、第６図Ａに示すタツチ信号波形の
レベルＥ_Bを越える部分が演算増幅器３０，３８
により二重に反転され、出力端子４２には、同図
Ｂに示すように、タツチ信号から該信号に重畳さ
れたレベルＥ_Bのキーオン信号を除去した信号波
形が得られる。

而して、入力端子３２に供給されたタツチ信号
からタツチ電圧が分離抽出された出力端子４２に
出力されるものである。

一方、押鍵速度を遅くすると、タツチスイツチ
２０の可動接点２０ｃがメーク接点２０ｂに接触
する時間が、例えば、第６図Ａにおいてｃ、ｄに
示すように増大し、タツチ信号のレベルは同図
ｅ、ｆに示すように低下するので、タツチ電圧も
同図Ｂにおいてe′、f′に示すように低下する。

そして、極端に緩速度で押鍵した場合には、第
６図Ａにおいてｇに示すように、タツチ信号のレ
ベルはレベルＥ_B、キーオン信号のレベルに保持
されるので、同図Ｂにおいてg′に示すように、タ
ツチ電圧は出力されない。

ところで、第１図に示す一実施例の構成では、
キーアサイナ４の入力ポート４ｂには、８ビツト
の直並列信号としてのキーオン信号が供給されて
いるが、該ポート４ｂに供給されるキーオン信号
は直並列信号に限られるものではなく、並列信号
とすることができる。その場合には、第一走査用
アナログスキヤナ３の入力端子a₀〜a₆₄の各々を
キーオン信号分離回路７の入力端子d₁〜d₆₄に接
続し、該回路７には64個のインバータを備える構
成とすればよい。

更には、上記キーオン信号を直列信号とするこ
ともできる。その場合には、第二走査用アナログ
スキヤナ６の出力端子f₀をキーオン信号分離回路
７の入力端子d₁に接続し、該回路７には１個のイ
ンバータを備える構成とすればよい。

以上のように、この発明は各鍵に対応して配設
された唯一組のタツチセンサにより、鍵の押下速
度の特定の関数により規定されるタツチ電圧に押
鍵状態を表わすキーオン信号を重畳して成るタツ
チ信号を生成し、該タツチ信号を走査用アナログ
スキヤナにより走査し、該スキヤナから順次に、
かつ、繰返して選択供給される各鍵に関するタツ
チ信号からキーオン信号分離回路によりキーオン
信号を分離抽出してキーアサイナに供給し、更
に、該タツチ信号からタツチ電圧分離回路により
電圧を分離抽出してタツチ電圧用アナログマルチ
プレクサに供給し、キーアサイナはキーコードを
走査用アナログスキヤナに供給するとともに、該
コードをデイジタル・アナログ変換器を介してキ
ー電圧に変換し、これをキー電圧用アナログマル
チプレクサに供給し、更に、特定の割当論理に基
づく割当演算処理を行つて特定のシンセサイザモ
ジユールを指定するためのシンセサイザモジユー
ルアドレス信号をタツチ電圧用及びキー電圧用ア
ナログマルチプレクサに供給し、両マルチプレク
サは上記シンセサイザモジユールアドレス信号に
応答してタツチ電圧とキー電圧のそれぞれを特定
のシンセサイザモジユールに対して分配供給する
ように構成したものである。

したがつて、上記のように構成されたこの発明
によれば、従前の構成のように、キーオン信号生
成のためのキースイツチとタツチセンサの両者を
各鍵に対応して配設する必要がなく、更には、キ
ーオン信号を走査するためのデイジタルスキヤナ
とタツチ電圧を走査するためのアナログスキヤナ
とを別々に併設する必要もなく、唯一組のタツチ
センサと、唯一組の走査用アナログスキヤナを備
えれば足りるので、構成が簡単で、配線作業、調
整作業が共に容易であり、安価に生産できるとい
う優れた効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロ
ツク図、第２図はタツチ信号の時間に対する配列
を示すタイムチヤート、第３図はタツチセンサの
一実施例の回路構成を示す回路図、第４図Ａは第
３図におけるコンデンサ２１，２５の端子電圧を
示すタイムチヤート、第４図Ｂはトランジスタ２
６のオンオフ状態を示すタイムチヤート、第５図
はタツチ電圧分離回路の構成を示す回路図、第６
図Ａはタツチ信号の波形を示すタイムチヤート、
第６図Ｂはタツチ電圧の波形を示すタイムチヤー
トである。１……鍵盤、K₁〜K₆₄……鍵、２……タツチセ
ンサ、３……第一走査用アナログスキヤナ、４…
…キーアサイナ、６……第二走査用アナログスキ
ヤナ、７……キーオン信号分離回路、８……タツ
チ電圧分離回路、９……タツチ電圧補正回路、１
０……タツチ電圧用アナログマルチプレクサ、１
１……シンセサイザモジユール、１２……デイジ
タル・アナログ変換器、１３……キー電圧用アナ
ログマルチプレクサ。

Claims

【特許請求の範囲】

１各鍵に対応して配設され、各鍵の押鍵速度の
特定の関数により規定されるタツチ電圧と該鍵の
押鍵状態を表わすキーオン信号とを重畳して成る
タツチ信号を生成するタツチセンサと、該タツチ
センサが出力するタツチ信号を、キーコードに応
答して順次に、かつ、繰返して操作する走査用ア
ナログスキヤナと、該スキヤナから選択供給され
るタツチ信号からキーオン信号を分離抽出するキ
ーオン信号分離回路と、上記タツチ信号からタツ
チ電圧を分離抽出するタツチ電圧分離回路と、順
次に、かつ、繰返して歩進するキーコードを出力
するとともに、キーオン信号分離回路から供給さ
れるキーオン信号に対して特定の割当演算処理を
行い、発音すべきシンセサイザモジユールを指定
するためのシンセサイザモジユールアドレス信号
を出力するキーアサイナと、前記タツチ電圧分離
回路から供給されるタツチ電圧をシンセサイザモ
ジユールアドレス信号に応答して指定されたシン
セサイザモジユールに対して分配供給するタツチ
電圧用アナログスキヤナと、前記キーコードを変
換してアナログ電圧としてのキー電圧を出力する
デイジタル・アナログ変換器と、上記キー電圧を
シンセサイザモジユールアドレス信号に応答して
指定されたシンセサイザモジユールに対して分配
供給するキー電圧用アナログスキヤナと、該スキ
ヤナから分配供給されるキー電圧と、前記タツチ
電圧用アナログスキヤナから分配供給されるタツ
チ電圧とに応答して発音すべき楽音信号を生成す
るシンセサイザモジユールとを備えたポリフオニ
ツクシンセサイザ。