JPS6153826A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- JPS6153826A JPS6153826A JP59174948A JP17494884A JPS6153826A JP S6153826 A JPS6153826 A JP S6153826A JP 59174948 A JP59174948 A JP 59174948A JP 17494884 A JP17494884 A JP 17494884A JP S6153826 A JPS6153826 A JP S6153826A
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Abstract
Description
【発明の詳細な説明】 〔技術分野〕 この発明は半導体集積回路装置(IC)に関する。[Detailed description of the invention] 〔Technical field〕 The present invention relates to a semiconductor integrated circuit device (IC).
例えば、日経マグロウヒル社発行1982年6月21日
付「日経エレクトロニクス誌」112項〜208項にも
示されろようにコンプリメンタリ−絶縁ゲート型電界効
果トランジスタ(6MO8)を用いた大集積LSIの開
発が進んでいろ。例えば同誌119項にも示されるよう
にゲートアレイの分野でも大規模ゲートアレイの開発が
盛んである。For example, as shown in "Nikkei Electronics Magazine" dated June 21, 1982, published by Nikkei McGraw-Hill, paragraphs 112 to 208, the development of large integrated LSIs using complementary insulated gate field effect transistors (6MO8) is progressing. It's okay. For example, as shown in Section 119 of the same magazine, large-scale gate arrays are being actively developed in the field of gate arrays.
本発明者等も、ゲートアレイの大集積化、高速化のため
に検討を進め、次のような技術を開発した。すなわち内
部ロジック回路を低消費電力の6MO8を用いて構成す
るとともに、ICの入出力インターフニス部K、レベル
変換機能をもった、入出力バッファを設け、さらにこの
入出力バッファの一部を必要に応じてバイポーラトラン
ジスタで構成することにより、例えばTTL()ランジ
スタ・トランジスタ・ロジック)とコンパチブルで、低
消費電力、かつ高速のゲートアレイを得ろものである。The present inventors have also conducted studies to increase the integration and speed of gate arrays, and have developed the following technology. In other words, the internal logic circuit is configured using 6MO8 with low power consumption, and an input/output interface part K of the IC and an input/output buffer with a level conversion function are provided, and a part of this input/output buffer is also required. Accordingly, by configuring the gate array with bipolar transistors, it is possible to obtain a gate array that is compatible with, for example, TTL (transistor transistor logic), has low power consumption, and has high speed.
本発明者等は上記技術をもとにして、さらにゲートアレ
イの大規模化、高速化を検討し、配線の最小加工寸法が
2μm以下の高度に微細化されたゲートアレイの開発を
進めた。その開発の過程において、下記に述べろ問題が
生じろことが本発明者等によって明らかにされた。Based on the above technology, the present inventors further investigated ways to increase the scale and speed of the gate array, and proceeded with the development of a highly miniaturized gate array with a minimum processing dimension of 2 μm or less for wiring. In the course of its development, the inventors discovered that the following problems occurred.
すなわちCMO8で構成された内部論理回路は、例えば
数10μA程度しか電流が流れないが、上記外部の負荷
を駆動する、出力トランジスタがバイポーラトランジス
タで構成された出力バッファにおいては、1つの出力バ
ッファにおいて、例えば8mAもの吸い込み電流あるい
は押出し・電流が流れろことがわかった。そしてIC内
に形成された各論理回路の電流帰路が共通の接地ライン
に接続されていると、上記複数の出力バッファを同時に
同じモード(電流を押出す、あるいは吸込む)で動作さ
せたり、同時に切換えたりしたときに、前記共通の接地
ラインに大きな電流が瞬時的に流れ、この電流と接地ラ
インのもつインダクタンス成分との影響で、共通接地ラ
インの電位が浮き上ったり、変動したりすることがある
ことがわかった。In other words, in the internal logic circuit composed of CMO8, a current of only about several tens of microamperes flows, but in an output buffer whose output transistors are bipolar transistors that drive the external load, in one output buffer, For example, it was found that a suction current or extrusion current of 8 mA should flow. If the current return path of each logic circuit formed in the IC is connected to a common ground line, the multiple output buffers can be operated in the same mode (pushing out or sinking current) at the same time, or can be switched at the same time. When a large current flows instantaneously through the common ground line, the potential of the common ground line may rise or fluctuate due to the influence of this current and the inductance component of the ground line. I found out something.
そして、これによって入力バッファ部あるいは内部回路
部の論理しきい値が変動して、最悪の場合には、その論
理しきい値が所定の規格範囲から外れて誤動作を生じさ
せろこともある、という問題点が生ずるということが本
発明者によって明らかとされた、
上述した如き問題点は、大規模化のために出カバソファ
数が増えれば、増えるほど、また出力バッファが高速ス
イッチングすればするほど顕著となる。This causes the logic threshold value of the input buffer section or internal circuit section to fluctuate, and in the worst case, the logic threshold value may deviate from the specified standard range and cause malfunction. The above-mentioned problem, which the inventor has clarified will occur, becomes more pronounced as the number of output buffer sofas increases due to larger scale, and as the output buffer switches at higher speed. Become.
この発明の目的は、例えば最小寸法が2μm以下の高度
に微細加工された高速かつ大規模のバイポーラ・0MO
8混在形(Bi−0MO8型)論理用半導体集積回路装
置などにおいて、外部負荷を高速駆動するときに生じる
過渡効果が入力側あるいは内部回路の論理しきい値に影
響するのを防ぐことができるようにし、これにより論理
しきい値を安定化させて誤動作の恐れをなくした半導体
集積回路装置を提供するものである。The purpose of the present invention is to produce highly microfabricated, high-speed, large-scale bipolar 0MO
In 8 mixed type (Bi-0MO8 type) logic semiconductor integrated circuit devices, etc., it is possible to prevent transient effects that occur when driving an external load at high speed from affecting the logic threshold of the input side or internal circuit. The present invention provides a semiconductor integrated circuit device in which the logic threshold value is stabilized and the risk of malfunction is eliminated.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう、
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。[Summary of the Invention] The above and other objects and novel features of this invention will become clear from the description of this specification and the accompanying drawings. A brief explanation is as follows.
すなわち半導体集積回路装置において、少なくとも最終
出力回路における接地ラインと内部論理回路等の接地ラ
インとをそれぞれ独立に設けることにより、これにより
入力側あるいは内部の回路の論理しきい値を安定化させ
て誤動作の発生を確実に抑えることができるようにする
、という目的を達成するものである。In other words, in a semiconductor integrated circuit device, at least the ground line for the final output circuit and the ground line for internal logic circuits etc. are provided independently, thereby stabilizing the logic threshold of the input side or internal circuits and preventing malfunctions. The objective is to reliably suppress the occurrence of
以下、この発明の代表的な実施例を図面を参照しながら
説明する。Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.
なお、図面において同一符号は同一あるいは相当部分を
示す。In the drawings, the same reference numerals indicate the same or corresponding parts.
第1図はこの発明による半導体集積回路装置の一実施例
を示す。FIG. 1 shows an embodiment of a semiconductor integrated circuit device according to the present invention.
同図に示す半導体集積回路装置はセミカスタムICの一
つであって、ゲートアレイと一般に呼ばれるものである
。同図かられかるように入力バッファ部20、内部回路
部21、出力バッファ部22とから形成されている。同
図において、IN】〜INnは入力端子を、0UT1〜
OUTmは出力端子をそれぞれ示す。また、VCCは共
通電源を、GNDは共通接地電位をそれぞれ示す。The semiconductor integrated circuit device shown in the figure is one of semi-custom ICs, and is generally called a gate array. As shown in the figure, it is formed of an input buffer section 20, an internal circuit section 21, and an output buffer section 22. In the same figure, IN] ~ INn are input terminals, 0UT1 ~
OUTm indicates an output terminal. Further, VCC indicates a common power supply, and GND indicates a common ground potential.
さらに、第1図に併記するグラフは、各部におげろ論理
レベルを示したものであって、Vi th20〜Vit
h22はそれぞれ論理しきい値を示す。Furthermore, the graph shown in FIG. 1 shows the lower logic level of each part, and the
h22 each indicates a logical threshold.
マタ、ViHi 20〜ViH922,V6H20〜V
6H22はそれぞれ入力および出力信号の“H”(高電
位)の論理レベルを示す。ViL20〜ViL 22.
VoL 20〜VoL 22はそれぞれ入力および出力
信号の“L”(低電位)の論理レベルを示す。Mata, ViHi 20~ViH922, V6H20~V
6H22 indicates the logic level of "H" (high potential) of the input and output signals, respectively. ViL20~ViL 22.
VoL 20 to VoL 22 indicate the logic level of "L" (low potential) of the input and output signals, respectively.
ここで、第1図に示した実施例では、半導体集積回路装
置(IC)の半導体基板内に第1.第2の2つの接地母
線G+ −02が設けられている。Here, in the embodiment shown in FIG. 1, a first . A second two ground busbars G+-02 are provided.
この2つの接地母線G、 、 G、は回路的に互いに切
り離されて設けられている。そして、第1の接地母線G
、は入力バッファ部20および内部回路部21の各共通
電流帰路をなし、端子T、を介して外部の接地電位GN
Dに接続されろようになっている。また、第2の接地母
線G2は出力バッファ部22だけの電流帰路をなし、端
子T2を介して外部の共通接地電位GNDに接続される
ようになっている。つまり、入力側の接地母線G1 と
出力側の接地母線G2 とが互いに回路的に切り離され
ている。These two ground buses G, , G are separated from each other in circuit terms. And the first ground bus G
, forms a common current return path for the input buffer section 20 and the internal circuit section 21, and connects to the external ground potential GN via the terminal T.
It is designed to be connected to D. Further, the second ground bus G2 forms a current return path for only the output buffer section 22, and is connected to an external common ground potential GND via a terminal T2. In other words, the ground bus G1 on the input side and the ground bus G2 on the output side are separated from each other in circuit terms.
以上のように構成されたことにより、出力バッファ部2
2側に大きなシンク電流あるいはソース電流が流れても
、またそのシンク電流あるいはソース電流が高速で切り
換えられても、それによって生じる過渡効果は第2の接
地母線G2だげに止どまり、第1の接地母線G1 には
及ばない。第1の接地母線G、の電位は、第2の接地母
線G2の状態に拘らず安定に保たれる。これにより、入
力バッファ部20および内部回路部21の各論理しきい
値をそれぞれ安定に保つことができるようになる。この
結果、論理しきい値の変動などによる誤動作が確実に防
止されるようになる。With the above configuration, the output buffer section 2
Even if a large sink or source current flows in G2, and even if the sink or source current is switched at high speed, the resulting transient effects will remain at the second ground bus G2 and will not be connected to the first ground bus G2. It does not reach bus line G1. The potential of the first ground bus G2 is kept stable regardless of the state of the second ground bus G2. This makes it possible to maintain each logic threshold value of the input buffer section 20 and the internal circuit section 21 stably. As a result, malfunctions due to fluctuations in the logical threshold value can be reliably prevented.
第2図は第1図に示した半導体集積回路装置IC内の回
路構成の一例を示す。FIG. 2 shows an example of a circuit configuration within the semiconductor integrated circuit device IC shown in FIG.
同図において、入力バッファ部20は多数の入力バッフ
ァ回路201〜20nを含む。また、出力バッファ部2
2は特に限定されないが、例えば多数のトライステート
型の出力バッファ回路221〜22mを含む。各出力バ
ッファ回路221〜22mの状態は、内部回路部21あ
るいは外部にて生成されるイネーブル信号ENによって
制御される。内部回路部21は、多数の論理回路211
〜211によって構成される。In the figure, input buffer section 20 includes a large number of input buffer circuits 201 to 20n. In addition, the output buffer section 2
2 includes, but is not particularly limited to, a large number of tri-state output buffer circuits 221 to 22m, for example. The state of each output buffer circuit 221 to 22m is controlled by an enable signal EN generated by the internal circuit section 21 or externally. The internal circuit section 21 includes a large number of logic circuits 211
~211.
第3図は上記内部回路部21内の例えば論理回路211
の一例を示す。同図に示す論理回路は2人力のNAND
であって、PチャンネルMO3FETMp 5.Mp
6およびNチャンネルMO8FETMn 5.Mn 6
によって構成されている。FIG. 3 shows, for example, a logic circuit 211 in the internal circuit section 21.
An example is shown below. The logic circuit shown in the figure is a two-person NAND
P-channel MO3FETMp5. Mp
6 and N channel MO8FETMn 5. Mn 6
It is made up of.
第4図は上記論理回路211の別の例を示す。FIG. 4 shows another example of the logic circuit 211 described above.
同図に示す論理回路211はBi−CMO8型の論理回
路であって、MO8電界効果トランジスタMp 7.M
p 8.Mn 7.Mn 8およびバイポーラトランジ
スタQ、、Q、によって構成されている。The logic circuit 211 shown in the figure is a Bi-CMO8 type logic circuit, and includes an MO8 field effect transistor Mp7. M
p 8. Mn7. It is composed of Mn 8 and bipolar transistors Q,,Q,.
第5図は入力バッファ回路211および出力バッファ回
路221の各部分の別の一例を詳細に例示したものであ
る。入力バッファ回路211はnチャンネルMO8FE
TMnlと、Mpl、Mp2よりなるCMOSインバー
タと、MOSFET。FIG. 5 illustrates in detail another example of each part of the input buffer circuit 211 and the output buffer circuit 221. Input buffer circuit 211 is n-channel MO8FE
A CMOS inverter consisting of TMnl, Mpl, and Mp2, and a MOSFET.
Mp2.Mn3からなるCMOSインバータによって構
成される。Csはその人力バッファ回路201の負荷を
示す。出力バッファ回路はW/L(ゲート幅/チャンネ
ル長)を大きくしたC −MO81!界効果トランジス
タMp4.Mn4によって構成される。Cxは外部の容
量性負荷を示す。Mp2. It is composed of a CMOS inverter made of Mn3. Cs indicates the load of the manual buffer circuit 201. The output buffer circuit is C-MO81 with increased W/L (gate width/channel length)! Field effect transistor Mp4. It is composed of Mn4. Cx indicates an external capacitive load.
第6図は上記入力バッファ回路201のさらに別の例を
示す。同図に示す入力バッファ回路201はBi−CM
O8型に構成され、MO8FETMp9.Mn9からな
るCMOSインバータとP−MO8FETMp 10と
バイポーラトランジスタQ3〜Q0等からなっている。FIG. 6 shows yet another example of the input buffer circuit 201. The input buffer circuit 201 shown in the figure is a Bi-CM
It is configured as O8 type, MO8FETMp9. It consists of a CMOS inverter made of Mn9, a P-MO8FET Mp10, bipolar transistors Q3 to Q0, etc.
第7図は上記出力バッファ回路221の別の例をその周
辺とともに示す。同図に示す出力バッファ回路221も
Bi−CMO8型に構成されている。そして、出力バッ
ファにおける最終出力トランジスタであるバイポーラト
ランジスタQ4+とQ、 42からなろ終段の電流帰路
だけが第2の接地母線G21c接続され、それ以外の部
分における電流帰路はすべて第1の接地母線G、に接続
されている。FIG. 7 shows another example of the output buffer circuit 221 and its surroundings. The output buffer circuit 221 shown in the figure is also configured as a Bi-CMO8 type. Only the final current return path from the bipolar transistors Q4+, Q, and 42, which are the final output transistors in the output buffer, is connected to the second ground bus G21c, and all other current return paths are connected to the first ground bus G21c. ,It is connected to the.
第8図は本発明の他の実施例を示す。この実施例の特徴
は、出力バッファ22において接接ラインG、のみなら
ず電源ライン■cc2も、入カバソファや内部論理回路
用接地ラインG、 、 ’U源ラうン■。C□と別個独
立に設けられていることである。FIG. 8 shows another embodiment of the invention. The feature of this embodiment is that in the output buffer 22, not only the connection line G but also the power supply line cc2 are connected to the ground line G for the input cover sofa and the internal logic circuit. It is provided separately and independently from C□.
このような構成とすることにより出カバソファにおける
大電流の影響が入力バッファや内部ロジック回路におよ
ぶのをほぼ完全に防止できる。With this configuration, it is possible to almost completely prevent the influence of large current in the output sofa from reaching the input buffer and internal logic circuit.
第9図に、本発明のさらに他の実施例が示される。FIG. 9 shows yet another embodiment of the invention.
この実施例の特徴は、最終出力トランジスタQ41
+ G42 における電源ラインV。C2t および
接地ラインG2が入力バッファや内部論理回路用接地ラ
インGl l電源ジイン■。olと別個独立に設けられ
ていることである。The feature of this embodiment is that the final output transistor Q41
+ Power line V at G42. C2t and the ground line G2 are the ground line Gl l for the input buffer and internal logic circuit. It is provided separately and independently from the OL.
第10図は、上述した半導体集積回路装置をリードフレ
ームを含めた形で示す平面図である。同図に示されるよ
うに、チップ100がリードフレームLFIに支持され
たタブ中央に銀ペースト(図示せず)を介して固定され
ている。そしてチップ周辺には、ポンディングパッドが
配置されリード線(L+ −Lt等)を介して外部接続
リードT、 、 T、等に接続されている。同図におい
てチップ周辺に配置された、斜線がほどこされた3角形
のシンボルは、入力バッファを示し、斜線のほどこされ
ない3角形のシリポルは出力バッファを示す。FIG. 10 is a plan view showing the above-described semiconductor integrated circuit device including a lead frame. As shown in the figure, a chip 100 is fixed to the center of a tab supported by a lead frame LFI via silver paste (not shown). Bonding pads are arranged around the chip and connected to external connection leads T, , T, etc. via lead wires (L+-Lt, etc.). In the figure, triangular symbols with diagonal lines placed around the chip indicate input buffers, and triangular symbols without diagonal lines indicate output buffers.
同図に示すように、半導体基板100内に形成された第
1.第2の2つの接地母線G、 、 G、はそれぞれ、
パッドP、、P、−ポンディングワイヤC、l!2−リ
ードL、、L2一端子T、 、 T、。As shown in the figure, a first . The second two ground buses G, , G, are each
Pad P,,P,-bonding wire C,l! 2-lead L, , L2 - terminal T, , T,.
を介して外部の共通接地電位GNDに接続されろように
なっている。It is designed to be connected to an external common ground potential GND via a.
第11図は上述した半導体集積回路装置の外観の一実施
例を示す。同図に示すように、この半導体集積回路装置
ICは2つの接地端子T、 、 T2を有する。なお、
300は樹脂封止パッケージである。FIG. 11 shows an example of the external appearance of the above-described semiconductor integrated circuit device. As shown in the figure, this semiconductor integrated circuit device IC has two ground terminals T, , T2. In addition,
300 is a resin sealed package.
第12図は上述した半導体集積回路装置ICの使用例を
示す。FIG. 12 shows an example of use of the above-described semiconductor integrated circuit device IC.
同図に示すように、上述した半導体集積回路装置ICは
、Bi−CMO8型の構成とすることにより、TTL型
の論理回路401〜4 On、501〜505,600
と論理レベルにおけろ互換性を有している。As shown in the figure, the above-described semiconductor integrated circuit device IC has a Bi-CMO8 type configuration, so that TTL type logic circuits 401 to 4 On, 501 to 505, 600
It is also compatible at the logical level.
ここで、上述した2つの接地母線G、 、 G、の分は
方としては、例えば次の3とおりが可能である。Here, for example, the following three methods are possible for the above-mentioned two ground buses G, , G.
(1)第13図、および14図に示すように、半導体基
板100内における接地母線G、 、 G、は互いに分
離するが、半導体基板100の端子パッドP1.ボンデ
ィングワイヤ11およびリードL。(1) As shown in FIGS. 13 and 14, the ground bus lines G, , G in the semiconductor substrate 100 are separated from each other, but the terminal pads P1. Bonding wire 11 and lead L.
と端子T1を共通にする。and terminal T1 in common.
(2)第15図、16図に示すように、半導体基板10
0の端子パッドP、、P2およびボンディングワイヤz
l、12 までを互いに別々にし、リードL、および端
子T、だけを共通にする。(2) As shown in FIGS. 15 and 16, the semiconductor substrate 10
0 terminal pads P, , P2 and bonding wire z
1 and 12 are made separate from each other, and only the lead L and terminal T are made common.
(3)第17図、および第18図に示すように、端子パ
ッドp、 l Pt 、ボンディングワイヤノ、。(3) As shown in FIGS. 17 and 18, terminal pads p, l Pt , bonding wires, etc.
72、リードL、、L2、および端子T、 、 T。72, leads L, , L2, and terminals T, , T.
のすべてを別々にする。Separate everything.
なお、第13.15.17図は平面状態を、第14.1
6.18図はそれぞれの外観状態を示す。In addition, Fig. 13.15.17 shows the planar state, and Fig. 14.1
Figure 6.18 shows the appearance of each.
以上の3とおりの分は方の中では、(1)よりも(2)
の方が、(2)よりも(3)の方がそれぞれ良い結果が
得られる。Of the three above, (2) is better than (1).
(3) gives better results than (2).
さらに、上記(3)の構成は、第19図に示すように、
端子パッドPI*P2、ボンディングワイヤ11、−
lt、リードL、、L、 、および端子T、。Furthermore, the configuration (3) above, as shown in FIG. 19,
Terminal pad PI*P2, bonding wire 11, -
lt, lead L, , L, and terminal T,.
T、をそれぞれ2か所ずつに設けることにより、各接地
母線G、 、 G2の電位を一層安定化させることが
できるようになる。これにより、誤動作防止の効果はき
らに確実なものとなる。By providing T, at two locations each, the potential of each ground bus G, G2 can be further stabilized. This makes the effect of preventing malfunctions even more reliable.
さらにまた、第20図に示すように、第19図の構成1
て加えて、電源■Co を供給するN1源母線VCCI
”CC2も、接地母線G、 、 G、と同様、入力側
と出力側とで互いに回路的に切り離して設けろことによ
り、上記効果は一層確実なものとなる。Furthermore, as shown in FIG. 20, configuration 1 of FIG.
In addition, N1 source bus VCCI that supplies power ■Co
``Like the ground buses G, , G, CC2 is also provided with the input side and the output side separated from each other in circuit terms, thereby making the above effect even more reliable.
(1)半導体集積回路装置内の入力側接地母線と出力側
接地母線とを回路的に互いに切り離すことにより、出力
側に生じる過渡効果が入力側に悪影響をおよぼさないよ
うにすることができ、これにより入力側あるいは内部の
回路の論理しきい値を安定化させて誤動作の発生を確実
に抑えろことができるようになる、という効果が得られ
ろ。(1) By separating the input side ground bus and the output side ground bus in the semiconductor integrated circuit device from each other in terms of the circuit, it is possible to prevent transient effects occurring on the output side from adversely affecting the input side. This has the effect of stabilizing the logic threshold of the input side or internal circuits and reliably suppressing the occurrence of malfunctions.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
ろものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on examples, it goes without saying that this invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof. Nor.
例えば、本明細書における実施例では、出力バッファは
トライステート型のものについて説明したが、これに限
定されるものではなくトーテムポール型、オープンコレ
クタ型のものなどでもよ℃・。For example, in the embodiments of this specification, the output buffer is of a tri-state type, but the output buffer is not limited to this, and may be of a totem pole type, an open collector type, or the like.
第21図には、出力バッファのさらに他の例が示さね、
る。この出力バッファはMOSFET、!:バイポーラ
トランジスタを効果的に組合せたもので、素子数も少な
く極めて高速動作可能な出力バッファである。同図は最
終出力トランジスタQ45 。FIG. 21 shows yet another example of the output buffer.
Ru. This output buffer is a MOSFET,! :It is an output buffer that effectively combines bipolar transistors, has a small number of elements, and can operate at extremely high speed. The figure shows the final output transistor Q45.
Q4e に接続される電源ライン■。C21グランド
ラインG、とMOSFETに接続される電源ライン■c
o1およびグランドラインG、が別個独立に設けられた
例を示す。Power line ■ connected to Q4e. C21 ground line G and power supply line connected to MOSFET ■c
An example is shown in which o1 and ground line G are provided separately and independently.
また、入カパッファは必ずしも設けられる必要がな(、
外部からの入力信号が内部論理回路に直接に入力される
ICにおいても本発明は有効である。Also, it is not necessary to provide an input buffer (,
The present invention is also effective in ICs in which external input signals are directly input to internal logic circuits.
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるBi−Ch40S型
半導体集積回路装置に適用した場合について説明したが
、それに限定されるものではなく、例えば、C−MO8
型半導体集積回路装置あるいはバイポーラ型牛導体集積
回路装曾などにも適用できる。In the above description, the invention made by the present inventor was mainly applied to a Bi-Ch40S type semiconductor integrated circuit device, which is the background field of application, but the invention is not limited thereto. -MO8
It can also be applied to type semiconductor integrated circuit devices or bipolar type conductor integrated circuit devices.
第1図はこの発明による半導体集積回路装置の構成を示
すブロック図、
第2図は第1図に示した半導体集積回路装置内の回路構
成の一例を示す回路図、
第3図は第1図に示した半導体集積回路装置内の内部回
路部を構成する論理回路の一例を示す図、第4図は第1
図に示した半導体集積回路装置内の内部回路部を構成す
る論理回路の別の例を示す回路図、
第5図は本発明の半導体集積回路装置におけろ入力バッ
ファ回路および出力バッファ回路の付近の一例を示す回
路図、
第6図は入力バッファ回路の他の例を示す回路図、
第7図は本発明の他の実施例を示す回路図、第8図は本
発明のさらに他の実施例を示す回路図、
第9図は本発明のさらに他の実施例を示す回路図、
第10図はこの発明の一実施例による半導体集積回路装
置の端子部分における構成例を示す図、第11図は第1
0図に示した半導体集積回路装置の外観の一例を示す斜
視図、
第12図は第2図に示した半導体集積回路装置の使用例
を示す回路図、
第13図は接地母線の分は方の一実施例を示す図、
第14図は第13図に示されるICのパッケージ状態を
示す外観図、
第15図は接地母線の分は方の別の実施例を示す図、
第16図は第15図に示されるICのパッケージ状態を
示す外観図、
第17図は接地母線の分は方のさらに別の実施例を示す
図、
第18図は第17図に示されろICのパッケージ状態を
示す外観図、
第19図は接地母線の分は方のさらにまた別の実施例を
示す図、
第20図は接地母線と電源母線の分は方の一例を示す図
、
第21図は出力バッファのさらに他の構成例を示す回路
図である。
IC・・・半導体集積回路装置、100・・・半導体基
板、20・・・入力バッファ部、21・・・内部回路部
、22・・・出カバソファ部、201〜20n・・・入
力バッファ回路、221〜22m・・・出カバソファ回
路、T、・・・接地端子、T2・・・接地端子、G、
1第1の接地母線、G2・・・第2の接地母線、■1・
・・電源母線、v2・・・電源母線、GND・・・共通
接地電位、第20図
第21図
Ql チ2FIG. 1 is a block diagram showing the configuration of a semiconductor integrated circuit device according to the present invention, FIG. 2 is a circuit diagram showing an example of the circuit configuration within the semiconductor integrated circuit device shown in FIG. 1, and FIG. 3 is the same as that shown in FIG. 4 is a diagram showing an example of a logic circuit constituting an internal circuit section in the semiconductor integrated circuit device shown in FIG.
FIG. 5 is a circuit diagram showing another example of the logic circuit constituting the internal circuit section in the semiconductor integrated circuit device shown in FIG. FIG. 6 is a circuit diagram showing another example of the input buffer circuit; FIG. 7 is a circuit diagram showing another embodiment of the present invention; FIG. 8 is a circuit diagram showing another embodiment of the present invention. FIG. 9 is a circuit diagram showing still another embodiment of the present invention; FIG. 10 is a diagram showing a configuration example of a terminal portion of a semiconductor integrated circuit device according to an embodiment of the present invention; FIG. The figure is the first
FIG. 12 is a circuit diagram showing an example of the use of the semiconductor integrated circuit device shown in FIG. 2. FIG. 13 is a perspective view showing an example of the external appearance of the semiconductor integrated circuit device shown in FIG. FIG. 14 is an external view showing the package state of the IC shown in FIG. 13, FIG. 15 is a diagram showing another embodiment of the ground bus, and FIG. 16 is a diagram showing another embodiment. Figure 15 is an external view showing the IC packaged state; Figure 17 is a diagram showing yet another embodiment of the ground bus; Figure 18 is the IC packaged state shown in Figure 17. Figure 19 is a diagram showing yet another embodiment of the ground bus, Figure 20 is an example of the ground bus and power bus, and Figure 21 is the output. FIG. 7 is a circuit diagram showing still another configuration example of the buffer. IC...Semiconductor integrated circuit device, 100...Semiconductor substrate, 20...Input buffer section, 21...Internal circuit section, 22...Output sofa section, 201-20n...Input buffer circuit, 221~22m...output sofa circuit, T,...ground terminal, T2...ground terminal, G,
1. First ground bus, G2...Second ground bus, ■1.
...Power bus, v2...Power bus, GND...Common ground potential, Fig. 20 Fig. 21 Ql Chi 2
Claims (1)
路の出力にもとづき出力信号を出力する出力回路とを有
し、少なくとも前記論理回路に接続される第1基準電位
ラインと、前記出力回路に接続される第1基準電位ライ
ンをそれぞれ独立に設けたことを特徴とする半導体集積
回路装置。 2、前記出力回路の最終出力段はバイポーラトランジス
タから構成されていることを特徴とする半導体集積回路
装置。[Claims] 1. A logic circuit formed in the same semiconductor substrate and an output circuit that outputs an output signal based on the output of the logic circuit, and at least a first reference potential connected to the logic circuit. A semiconductor integrated circuit device, characterized in that a line and a first reference potential line connected to the output circuit are provided independently. 2. A semiconductor integrated circuit device, wherein the final output stage of the output circuit is comprised of bipolar transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59174948A JPS6153826A (en) | 1984-08-24 | 1984-08-24 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59174948A JPS6153826A (en) | 1984-08-24 | 1984-08-24 | Semiconductor integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6153826A true JPS6153826A (en) | 1986-03-17 |
Family
ID=15987529
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59174948A Pending JPS6153826A (en) | 1984-08-24 | 1984-08-24 | Semiconductor integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6153826A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6367019A (en) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | Semiconductor integrated circuit device |
JPS6439116A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Semiconductor integrated circuit with malfunction preventing circuit |
-
1984
- 1984-08-24 JP JP59174948A patent/JPS6153826A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6367019A (en) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | Semiconductor integrated circuit device |
JPS6439116A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Semiconductor integrated circuit with malfunction preventing circuit |
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