JP3437867B2 - Semiconductor memory - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリに係り、特
にスクリーニング試験機能を有する半導体メモリに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly to a semiconductor memory having a screening test function.
【０００２】[0002]
【従来の技術】高集積かつ高速な半導体メモリを実現す
る方法として、周辺回路を高速な高性能バイポーラ素子
を用いたＥＣＬ回路（エミッタ結合形論理回路）で構成
し、メモリセルを高密度で低消費電力なＣＭＯＳ素子を
用いて構成するＥＣＬ−ＣＭＯＳ ＳＲＡＭ技術が提案
されている。この種の技術としては、例えば、「ヴィエ
ルエスアイ シンポジウム オン サーキッツ テクニ
クス ダイジェスト １９９１ ｐｐ．１１−１２」
（VLSI Symposium on Circuits Techniques Digest1991
pp.11-12）に記載されたものが挙げられる。このＥＣ
Ｌ−ＣＭＯＳ ＳＲＡＭでは、ＣＭＯＳメモリセルはチ
ップの電源電圧よりも小さな電圧で動作させている。こ
のため、ＥＣＬ周辺回路で直接ＣＭＯＳメモリセルを駆
動することができるので、従来必要であったＥＣＬ−Ｃ
ＭＯＳレベル変換回路が不要となり、高速動作が可能で
ある。この技術では、メモリセルの電源はチップ内に設
けられた内部電源回路により供給される。この内部電源
回路は、温度やチップに印加される外部電源の電源電圧
の変動による動作マージンの減少を防止するため、外部
電源の電源電圧が変動してもメモリセルの電源電圧が変
動しないように構成されている。従って、メモリチップ
に通常より高い電源電圧を印加しても、メモリセルにか
かる電圧は変化しないため、スクリーニング試験を実施
できないという問題点があった。2. Description of the Related Art As a method for realizing a highly integrated and high speed semiconductor memory, a peripheral circuit is composed of an ECL circuit (emitter coupled logic circuit) using a high speed and high performance bipolar element, and memory cells are arranged at a high density and at a low density. There has been proposed an ECL-CMOS SRAM technology which is configured by using a CMOS element which consumes power. Examples of this type of technology include, for example, "Viels AI Symposium on Siritz Technics Digest 1991 pp. 11-12".
(VLSI Symposium on Circuits Techniques Digest1991
pp.11-12). This EC
In the L-CMOS SRAM, the CMOS memory cell is operated at a voltage lower than the power supply voltage of the chip. Therefore, since the CMOS memory cell can be directly driven by the ECL peripheral circuit, the ECL-C which has been conventionally required is required.
No MOS level conversion circuit is required, and high speed operation is possible. In this technique, the power of the memory cell is supplied by the internal power supply circuit provided in the chip. This internal power supply circuit prevents the operating margin from decreasing due to fluctuations in temperature and the power supply voltage of the external power supply applied to the chip, so that the power supply voltage of the memory cell does not change even if the power supply voltage of the external power supply changes. It is configured. Therefore, even if a power supply voltage higher than usual is applied to the memory chip, the voltage applied to the memory cell does not change, which causes a problem that the screening test cannot be performed.
【０００３】この問題点を解決する技術として、本発明
者らによって開示した特開平４−２７０００号公報に記
載の技術がある。図２は、この従来技術を用いたＳＲＡ
Ｍの部分回路図である。同図において、ＭＣ１，ＭＣ２
はメモリセル、Ｗはワード線、Ｂ１０，Ｂ１１，Ｂ２
０，Ｂ２１はビット線、Ｓ１，Ｓ２はセンス回路、ＷＤ
はワード線選択駆動回路、ＢＤ１，ＢＤ２はビット線選
択駆動回路、ＯＢは出力バッファ、ＶＡＧ，ＶＢＧは内
部電源回路であり、ＰＤ１，ＰＤ２はプリデコード信
号、ＢＳ１はビット線選択信号である。また、Ｎチャネ
ルＭＯＳトランジスタＭＮ１１１とＰチャネルＭＯＳト
ランジスタＭＰ１１１は、内部電源回路ＶＡＧとメモリ
セルの高電位側電源端子を切り離すスイッチである。As a technique for solving this problem, there is a technique disclosed in Japanese Patent Laid-Open No. 4-27000 disclosed by the present inventors. FIG. 2 shows an SRA using this conventional technique.
It is a partial circuit diagram of M. In the figure, MC1, MC2
Is a memory cell, W is a word line, B10, B11, B2
0 and B21 are bit lines, S1 and S2 are sense circuits, and WD
Is a word line selection drive circuit, BD1 and BD2 are bit line selection drive circuits, OB is an output buffer, VAG and VBG are internal power supply circuits, PD1 and PD2 are predecode signals, and BS1 is a bit line selection signal. The N-channel MOS transistor MN111 and the P-channel MOS transistor MP111 are switches that disconnect the internal power supply circuit VAG and the high-potential-side power supply terminal of the memory cell.
【０００４】以下、図２を用いて、従来回路の動作を説
明する。同図において参照符号ＴＥは制御信号端子を示
し、この制御信号端子ＴＥは、通常動作時には低電位が
印加され、スクリーニング試験時には高電位が印加され
る。また、ＶＥＸＴ２はスクリーニング試験用の電源端
子であり、スクリーニング試験時にはメモリセルＭＣ
１，ＭＣ２の高電位側電源電位ＶＡよりも高い電圧が印
加される。The operation of the conventional circuit will be described below with reference to FIG. In the figure, reference numeral TE indicates a control signal terminal, to which a low potential is applied during normal operation and a high potential is applied during a screening test. Further, VEXT2 is a power supply terminal for the screening test, and the memory cell MC is used during the screening test.
1, a voltage higher than the high-potential-side power supply potential VA of MC2 is applied.
【０００５】まず、通常動作時を考える。この場合は、
制御信号端子ＴＥには低電位が印加されており、ＭＯＳ
トランジスタＭＮ１１１，ＭＰ１１１から構成されるス
イッチは導通状態である。このため、内部電源回路ＶＡ
ＧはメモリセルＭＣ１，ＭＣ２に接続され、通常動作が
可能となる。First, consider the normal operation. in this case,
A low potential is applied to the control signal terminal TE,
The switch composed of the transistors MN111 and MP111 is in a conductive state. Therefore, the internal power supply circuit VA
G is connected to the memory cells MC1 and MC2 to enable normal operation.
【０００６】次に、スクリーニング試験時を考える。こ
の場合は、制御信号端子ＴＥには高電位が印加されてお
り、ＭＯＳトランジスタＭＮ１１１，ＭＰ１１１から構
成されるスイッチは非導通状態である。このため、内部
電源回路ＶＡＧはメモリセルＭＣ１，ＭＣ２から切り離
される。一方、ＰチャネルＭＯＳトランジスタＭＰ１１
２が導通するので、メモリセルＭＣ１，ＭＣ２の高電位
側電源端子は、スクリーニング試験用の電源端子ＶＥＸ
Ｔ２に接続される。従って、電源端子ＶＥＸＴ２に外部
からメモリセルＭＣ１，ＭＣ２の高電位側電源電位ＶＡ
よりも高い電圧を印加することにより、メモリセルＭＣ
１，ＭＣ２にスクリーニング試験用の高電圧を印加する
ことが可能となる。Next, consider the screening test. In this case, a high potential is applied to the control signal terminal TE, and the switch composed of the MOS transistors MN111 and MP111 is in a non-conductive state. Therefore, the internal power supply circuit VAG is separated from the memory cells MC1 and MC2. On the other hand, P-channel MOS transistor MP11
2 is conductive, the power supply terminals on the high potential side of the memory cells MC1 and MC2 are the power supply terminals VEX for the screening test.
Connected to T2. Therefore, the high-potential-side power supply potential VA of the memory cells MC1 and MC2 is externally applied to the power supply terminal VEXT2.
Memory cell MC by applying a higher voltage than
It is possible to apply a high voltage for a screening test to 1 and MC2.
【０００７】このように、従来のスクリーニング試験機
能を有する半導体メモリは、通常動作時とスクリーニン
グ試験時とでメモリセルに印加する電源を切り換えられ
るように、電源切り換えスイッチを設けていた。As described above, the conventional semiconductor memory having the screening test function is provided with the power supply changeover switch so that the power supply applied to the memory cell can be switched between the normal operation and the screening test.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、前述し
たスクリーニング試験用の電源切り換えスイッチを有す
る従来の半導体メモリによれば、電源切り換えを行うス
イッチを構成するＭＯＳトランジスタＭＮ１１１，ＭＰ
１１１，ＭＰ１１２は、メモリセルを構成するＭＯＳト
ランジスタとは異なり、耐圧を高くするためにゲート長
を長くし、更に低インピーダンスとするためにゲート幅
を非常に大きく設計する必要がある。これらのＭＯＳト
ランジスタＭＮ１１１，ＭＰ１１１，ＭＰ１１２のゲー
ト幅が小さい場合は、回路内で発生するノイズ等により
メモリセルＭＣ１，ＭＣ２の高電位側電源電位ＶＡが不
安定となり、誤動作を起こす恐れがあるからである。こ
のため、スクリーニング試験用に付加する回路の面積が
大きくなるという難点があった。However, according to the conventional semiconductor memory having the above-mentioned power source changeover switch for the screening test, the MOS transistors MN111 and MP constituting the switch for performing the power source changeover.
Different from the MOS transistor constituting the memory cell, 111 and MP112 need to be designed to have a long gate length in order to increase the breakdown voltage, and to have a very large gate width in order to achieve a low impedance. If the gate widths of these MOS transistors MN111, MP111, MP112 are small, the high-potential-side power supply potential VA of the memory cells MC1, MC2 may become unstable due to noise or the like generated in the circuit, which may cause a malfunction. is there. Therefore, there is a problem that the area of the circuit added for the screening test becomes large.
【０００９】そこで、本発明の目的は、チップ面積を増
加することなくスクリーニング試験機能を付加した半導
体メモリを提供することにある。Therefore, an object of the present invention is to provide a semiconductor memory to which a screening test function is added without increasing the chip area.
【００１０】[0010]
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体メモリは、複数のワード線
と、複数のビット線と、ワード線とビット線との交点に
配置した複数のメモリセルと、メモリセルに電源電圧を
供給する内部電源回路とを有する半導体メモリにおい
て、メモリセルの給電線に接続された第１のパッドと、
内部電源回路の出力線に接続された第２のパッドとを設
け、これら第１のパッドと、第２のパッドとにより前記
メモリセルと内部電源回路が切り離されていることを特
徴とする。In order to achieve the above object, a semiconductor memory according to the present invention has a plurality of word lines, a plurality of bit lines, and a plurality of word lines arranged at intersections of the word lines and the bit lines. A semiconductor memory having a memory cell and an internal power supply circuit that supplies a power supply voltage to the memory cell, a first pad connected to a power supply line of the memory cell,
A second pad connected to the output line of the internal power supply circuit is provided, and the memory cell and the internal power supply circuit are separated by the first pad and the second pad.
【００１１】前記半導体メモリにおいて、前記第１のパ
ッドに接続された給電線はメモリセルの高電位側電源端
子に接続された配線とし、前記第２のパッドに接続され
た内部電源回路の出力線は高電位側内部電源回路の出力
線に接続された配線としてもよく、或いは前記第１のパ
ッドに接続された給電線はメモリセルの低電位側電源に
接続された配線とし、前記第２のパッドに接続された内
部電源回路の出力線は低電位側内部電源回路の出力端子
に接続された配線としてもよい。In the semiconductor memory, the power supply line connected to the first pad is a line connected to the high potential side power supply terminal of the memory cell, and the output line of the internal power supply circuit connected to the second pad. May be a wiring connected to the output line of the high potential side internal power supply circuit, or the power supply line connected to the first pad may be a wiring connected to the low potential side power supply of the memory cell, and the second line The output line of the internal power supply circuit connected to the pad may be a wiring connected to the output terminal of the low potential side internal power supply circuit.
【００１２】前記第１のパッドはスクリーニング試験時
には外部電源が接続され、通常動作時には前記第２のパ
ッドに接続されるように構成すれば好適である。It is preferable that the first pad is connected to an external power source during the screening test and is connected to the second pad during normal operation.
【００１３】また、複数のワード線と、複数のビット線
と、ワード線とビット線との交点に配置した複数のメモ
リセルと、メモリセルに電源電圧を供給する内部電源回
路とを有する半導体メモリにおいて、メモリセルの高電
位側電源端子に接続された第１のパッドを設けた構成と
することができる。このように構成した半導体メモリに
おいて、第１のパッドはスクリーニング試験時には外部
電源が接続され、通常動作時にはチップの高電位側電源
に接続されるようにすればよい。A semiconductor memory having a plurality of word lines, a plurality of bit lines, a plurality of memory cells arranged at intersections of the word lines and the bit lines, and an internal power supply circuit for supplying a power supply voltage to the memory cells. In, the first pad connected to the high-potential-side power supply terminal of the memory cell can be provided. In the semiconductor memory configured in this manner, the first pad may be connected to the external power supply during the screening test and connected to the high potential side power supply of the chip during normal operation.
【００１４】[0014]
【作用】本発明に係る半導体メモリによれば、前記メモ
リセルの給電線に接続された第１のパッドと、内部電源
回路の出力線に接続された第２のパッドとを設け、これ
ら第１のパッドと、第２のパッドとにより前記メモリセ
ルと内部電源回路とが切り離されていることにより、メ
モリセルと内部電源回路の接続をチップ内部に設けたス
イッチではなく、チップの外部、例えば実装基板上で行
うことができる。すなわち、スクリーニング試験時に
は、第１のパッドに外部電源を接続してメモリセルに高
電圧を印加することができる一方、通常動作時には第１
のパッドと第２のパッドとを接続することにより、メモ
リセルに所定の内部電源電圧を印加することができる。
このパッド間の接続は、例えば、実装基板上に接続用パ
タンを設けることによって容易に実現することができ
る。According to the semiconductor memory of the present invention, the first pad connected to the power supply line of the memory cell and the second pad connected to the output line of the internal power supply circuit are provided. Since the memory cell and the internal power supply circuit are separated from each other by the pad and the second pad, the connection between the memory cell and the internal power supply circuit is not the switch provided inside the chip but is external to the chip, for example, mounted. It can be done on a substrate. That is, during the screening test, an external power supply can be connected to the first pad to apply a high voltage to the memory cell, while during normal operation, the first voltage can be applied to the first cell.
A predetermined internal power supply voltage can be applied to the memory cell by connecting this pad to the second pad.
The connection between the pads can be easily realized by providing a connection pattern on the mounting board, for example.
【００１５】また、メモリセルの高電位側電源電位とメ
モリチップの高電位側電源電位とが等しい電位の場合
は、メモリセルの高電位側電源端子の給電線に接続され
た第１のパッドを設けるだけでよく、スクリーニング試
験時には第１のパッドに外部電源を接続すれば、メモリ
セルに高電圧を印加することができる。また、例えば、
実装基板上の接続パタンによって、第１のパッドをメモ
リチップの高電位側電源のパッドに接続すれば、この半
導体メモリは通常動作を行うことができる。When the high-potential power supply potential of the memory cell and the high-potential power supply potential of the memory chip are equal, the first pad connected to the power supply line of the high-potential power supply terminal of the memory cell is connected. It suffices to provide it, and a high voltage can be applied to the memory cell by connecting an external power supply to the first pad during the screening test. Also, for example,
By connecting the first pad to the high-potential-side power supply pad of the memory chip by the connection pattern on the mounting substrate, this semiconductor memory can perform normal operation.
【００１６】[0016]
【実施例】以下、本発明に係る半導体メモリの幾つかの
実施例を、図１および、図３〜図６を用いて詳細に説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Some embodiments of a semiconductor memory according to the present invention will be described in detail below with reference to FIGS. 1 and 3 to 6.
【００１７】＜実施例１＞図１は、本発明に係る半導体
メモリの一実施例を示す要部回路図である。なお、説明
の便宜上、図１において図２に示した従来例と同じ構成
部分には同一の参照符号を付してその詳細な説明は省略
する。本実施例では、従来例でスイッチを構成していた
ＭＯＳトランジスタＭＮ１１１，ＭＰ１１１，ＭＰ１１
２の代わりに、内部電源回路ＶＡＧの出力線１４とメモ
リセルＭＣ１，ＭＣ２の高電位側電源電位ＶＡの給電線
１２とを第１のパッドＰ１と第２のパッドＰ２によって
切り離すように構成している点が、図２に示した従来例
と相違する。すなわち、本実施例の半導体メモリ１０
は、メモリセルＭＣ１，ＭＣ２の高電位側電源電位ＶＡ
の給電線１２をパッドＰ１に、内部電源回路ＶＡＧの出
力線１４をパッドＰ２に接続する。このように構成し
て、メモリセルＭＣ１，ＭＣ２と内部電源回路ＶＡＧと
の接続を、チップ内部に設けたスイッチで行うのではな
く、パッドＰ１，Ｐ２を介してチップの外部、例えば実
装基板上で行う。<Embodiment 1> FIG. 1 is a circuit diagram of an essential part showing an embodiment of a semiconductor memory according to the present invention. For convenience of explanation, the same components as those of the conventional example shown in FIG. 2 are denoted by the same reference numerals in FIG. 1, and detailed description thereof will be omitted. In this embodiment, the MOS transistors MN111, MP111, MP11, which constitute the switch in the conventional example, are used.
Instead of 2, the output line 14 of the internal power supply circuit VAG and the power supply line 12 of the high potential power supply potential VA of the memory cells MC1 and MC2 are separated by the first pad P1 and the second pad P2. 2 is different from the conventional example shown in FIG. That is, the semiconductor memory 10 of this embodiment
Is the high-potential-side power supply potential VA of the memory cells MC1 and MC2.
Is connected to the pad P1 and the output line 14 of the internal power supply circuit VAG is connected to the pad P2. With such a configuration, the connection between the memory cells MC1 and MC2 and the internal power supply circuit VAG is not performed by the switch provided inside the chip, but via the pads P1 and P2 outside the chip, for example, on the mounting substrate. To do.
【００１８】以下、図３を用いて、本実施例の動作を説
明する。図３は、図１に示した本発明に係る半導体メモ
リ１０の接続を示す図であり、（ａ）はスクリーニング
試験時、（ｂ）は通常動作時の結線図である。まず、ス
クリーニング試験を行う場合は、図３の（ａ）に示すよ
うに、半導体メモリ１０のパッドＰ１に外部電源ＶＳを
接続し、半導体メモリ１０内のメモリセルＭＣ１，ＭＣ
２（不図示）に高電圧を印加する。このとき、パッドＰ
２はオープン状態であるので、内部電源回路ＶＡＧ（不
図示）はメモリセルとは切り離された状態である。一
方、通常動作時は図３の（ｂ）に示すように、パッドＰ
１とパッドＰ２とを接続する。これにより、メモリセル
ＭＣ１，ＭＣ２（不図示）には内部電源回路ＶＡＧ（不
図示）の所定の電圧が印加されるようになる。パッドＰ
１，Ｐ２間の接続は、例えば、実装基板上にパッドＰ
１，Ｐ２を接続する配線パタンを設けることにより容易
に実現することができる。しかも、実装基板上での接続
は、従来例のようにチップ上に設けたＭＯＳトランジス
タによるスイッチに比べて、十分に低抵抗であるため、
回路が安定に動作するという利点がある。The operation of this embodiment will be described below with reference to FIG. FIG. 3 is a diagram showing a connection of the semiconductor memory 10 according to the present invention shown in FIG. 1, where (a) is a connection diagram during a screening test and (b) is a connection diagram during normal operation. First, when performing the screening test, as shown in FIG. 3A, the external power supply VS is connected to the pad P1 of the semiconductor memory 10, and the memory cells MC1 and MC1 in the semiconductor memory 10 are connected.
A high voltage is applied to 2 (not shown). At this time, the pad P
Since 2 is in the open state, the internal power supply circuit VAG (not shown) is in a state of being separated from the memory cell. On the other hand, during normal operation, as shown in FIG.
1 and the pad P2 are connected. As a result, the predetermined voltage of the internal power supply circuit VAG (not shown) is applied to the memory cells MC1 and MC2 (not shown). Pad P
The connection between P1 and P2 is, for example, the pad P on the mounting substrate.
This can be easily realized by providing a wiring pattern that connects 1 and P2. Moreover, since the connection on the mounting substrate has a sufficiently low resistance as compared with the switch using the MOS transistor provided on the chip as in the conventional example,
There is an advantage that the circuit operates stably.
【００１９】このように本実施例の２個のパッドＰ１，
Ｐ２をチップ上に設けたとしても、図２に示した従来の
回路構成のチップにおいて必要だったスクリーニング試
験用の電源端子ＶＥＸＴ２に使用していたパッドと、制
御信号端子ＴＥに使用していたパッドとが不要となるの
で、新たにパッド数を増加する必要はない。かえって、
この場合、電源切り換え用のスイッチを構成するＭＯＳ
トランジスタがなくなった分だけ面積は減少する。従っ
て、スクリーニング試験機能を付加しても、チップ面積
を増加することなく半導体メモリを実現することができ
る。なお、パッドＰ１，Ｐ２は金属細線により接続され
るボンディングパッドであってもよいし、フリップチッ
プ実装で使用されるバンプであってもよい。As described above, the two pads P1 of this embodiment are
Even if P2 is provided on the chip, the pad used for the power supply terminal VEXT2 for the screening test and the pad used for the control signal terminal TE required in the chip having the conventional circuit configuration shown in FIG. Since and are unnecessary, it is not necessary to newly increase the number of pads. Instead,
In this case, the MOS that constitutes the switch for switching the power supply
The area is reduced as much as the transistor is removed. Therefore, even if the screening test function is added, a semiconductor memory can be realized without increasing the chip area. The pads P1 and P2 may be bonding pads connected by a fine metal wire or bumps used in flip chip mounting.
【００２０】また、本実施例では、メモリセルＭＣ１，
ＭＣ２の高電位側電源電位ＶＡの給電線１２に接続され
たパッドＰ１に流れる電流を測定することにより、メモ
リセルのリーク不良を検出できるという利点もある。In this embodiment, the memory cells MC1,
There is also an advantage that the leak failure of the memory cell can be detected by measuring the current flowing through the pad P1 connected to the power supply line 12 of the high-potential-side power supply potential VA of MC2.
【００２１】＜実施例２＞次に、図４および図５を用い
て、本発明に係る半導体メモリの別の実施例を説明す
る。図４は、本発明に係る半導体メモリの第２の実施例
を示す要部回路図である。なお、説明の便宜上、本実施
例の半導体メモリ２０において、図１に示した実施例１
と同じ構成部分には同一の参照符号を付してその詳細な
説明は省略する。本実施例は、図１で示した回路構成の
パッドＰ２と内部電源回路ＶＡＧとが無い点で、前述し
た実施例１の構成と相違する。すなわち、本実施例は図
１に示した実施例１の特別な場合であり、メモリセルＭ
Ｃ１，ＭＣ２の高電位側電源電位ＶＡがメモリチップの
高電位側電源電位Ｖｃｃ（この例では接地電位）と等し
い場合の例である。従って、この場合には内部電源回路
ＶＡＧは存在しないので、メモリセルＭＣ１，ＭＣ２の
高電位側電源電位ＶＡの給電線１２にのみ接続されて、
他には接続されていないオープン状態のパッドＰ１をチ
ップ上に設ければよい。<Embodiment 2> Next, another embodiment of the semiconductor memory according to the present invention will be described with reference to FIGS. FIG. 4 is a circuit diagram of essential parts showing a second embodiment of the semiconductor memory according to the present invention. For convenience of explanation, in the semiconductor memory 20 of the present embodiment, the first embodiment shown in FIG.
The same components as those of the above are denoted by the same reference numerals, and detailed description thereof will be omitted. The present embodiment is different from the above-described first embodiment in that the pad P2 and the internal power supply circuit VAG having the circuit structure shown in FIG. 1 are not provided. That is, this embodiment is a special case of the first embodiment shown in FIG.
In this example, the high-potential-side power supply potential VA of C1 and MC2 is equal to the high-potential-side power supply potential Vcc (ground potential in this example) of the memory chip. Therefore, in this case, since the internal power supply circuit VAG does not exist, it is connected only to the power supply line 12 of the high-potential-side power supply potential VA of the memory cells MC1 and MC2,
Other open pads P1 that are not connected may be provided on the chip.
【００２２】以下、本実施例の動作を説明する。図５
は、図４に示した本発明に係る半導体メモリ２０の接続
を示す図であり、（ａ）はスクリーニング試験時、
（ｂ）は通常動作時の結線図である。まず、スクリーニ
ング試験を行う場合は、図５の（ａ）に示すように、半
導体メモリ２０のパッドＰ１に外部電源ＶＳを接続し、
半導体メモリ２０内のメモリセルＭＣ１，ＭＣ２（不図
示）に高電圧を印加する。このとき、メモリチップの高
電位側電源電位Ｖｃｃ（不図示）用のパッドＰVCCは接
地されてはいるが、メモリセルＭＣ１，ＭＣ２とは切り
離された状態である。The operation of this embodiment will be described below. Figure 5
FIG. 5 is a diagram showing a connection of the semiconductor memory 20 according to the present invention shown in FIG. 4, and FIG.
(B) is a connection diagram during normal operation. First, when performing a screening test, as shown in FIG. 5A, the external power supply VS is connected to the pad P1 of the semiconductor memory 20,
A high voltage is applied to the memory cells MC1 and MC2 (not shown) in the semiconductor memory 20. At this time, the pad P VCC for the high-potential-side power supply potential Vcc (not shown) of the memory chip is grounded but is separated from the memory cells MC1 and MC2.
【００２３】一方、通常動作時は図５の（ｂ）に示すよ
うに、パッドＰ１をメモリチップの高電位側電源電位Ｖ
ｃｃ用のパッドＰVCCに接続する。これにより、メモリ
セルＭＣ１，ＭＣ２には所定の内部電圧が印加されるよ
うになる。このパッドＰ１，ＰVCC間の接続は、例え
ば、実装基板上にパッドＰ１，ＰVCCを接続する配線パ
タンを設けることにより容易に実現することができる。
しかも、実装基板上での接続は、実施例１と同様に、従
来例のチップ上に設けたＭＯＳトランジスタによるスイ
ッチに比べて十分に低抵抗であるため、回路が安定に動
作するという利点もある。On the other hand, during the normal operation, as shown in FIG. 5B, the pad P1 is connected to the high potential side power source potential V of the memory chip.
Connect to cc pad P VCC . As a result, a predetermined internal voltage is applied to the memory cells MC1 and MC2. The connection between the pads P1, P VCC, for example, can be easily realized by providing a wiring pattern for connecting the pads P1, P VCC on the mounting board.
Moreover, the connection on the mounting substrate has a resistance sufficiently lower than that of the switch using the MOS transistor provided on the chip of the conventional example, as in the first embodiment, so that there is an advantage that the circuit operates stably. .
【００２４】このように、メモリセルＭＣ１，ＭＣ２の
高電位側電源電位ＶＡをメモリチップの高電位側電源電
位Ｖｃｃと等しくできる場合には、スクリーニング試験
用のパッドの個数は１個だけでよく、実施例１の場合よ
りも更に面積を小さくすることが可能となる。As described above, when the high-potential-side power supply potential VA of the memory cells MC1 and MC2 can be made equal to the high-potential-side power supply potential Vcc of the memory chip, only one pad for the screening test is required. The area can be further reduced as compared with the case of the first embodiment.
【００２５】従って、本実施例の場合も、スクリーニン
グ試験機能を付加しても、チップ面積を増加することな
く半導体メモリを実現することができる。なお、パッド
Ｐ１，ＰVCCは金属細線により接続されるボンディング
パッドであってもよいし、フリップチップ実装で使用さ
れるバンプであってもよいことは云うまでもない。Therefore, also in the case of this embodiment, the semiconductor memory can be realized without increasing the chip area even if the screening test function is added. Needless to say, the pads P1 and PVCC may be bonding pads connected by a thin metal wire or bumps used in flip chip mounting.
【００２６】＜実施例３＞更に、本発明に係る半導体メ
モリの別の実施例を図６を用いて説明する。図６は、本
発明に係る半導体メモリの第３の実施例を示す要部回路
図である。なお、説明の便宜上、本実施例の半導体メモ
リ３０において、図１に示した実施例１と同じ構成部分
には同一の参照符号を付してその詳細な説明は省略す
る。本実施例は、第１のパッドＰ１および第２のパッド
Ｐ２の結線が実施例１の構成と相違する。すなわち、パ
ッドＰ１にメモリセルＭＣ１，ＭＣ２の低電位側電源電
位ＶＢの給電線３２を接続し、パッドＰ２に内部電源回
路ＶＢＧの出力線３４を接続した構成とする。<Embodiment 3> Another embodiment of the semiconductor memory according to the present invention will be described with reference to FIG. FIG. 6 is a main part circuit diagram showing a third embodiment of the semiconductor memory according to the present invention. For convenience of explanation, in the semiconductor memory 30 of the present embodiment, the same components as those of the first embodiment shown in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. In this embodiment, the connection of the first pad P1 and the second pad P2 is different from that of the first embodiment. In other words, the pad P1 is connected to the power supply line 32 of the low-potential-side power supply potential VB of the memory cells MC1 and MC2, and the pad P2 is connected to the output line 34 of the internal power supply circuit VBG.
【００２７】このように構成した、本実施例の動作を説
明する。本実施例の場合、メモリセルＭＣ１，ＭＣ２の
低電位側電源電位ＶＢを下げることにより、メモリセル
ＭＣ１，ＭＣ２に高電圧を印加する方法を示したもので
ある。まず、スクリーニング試験時には、パッドＰ１に
外部電源（不図示）を接続し、内部電源回路ＶＢＧの出
力電位よりも低い電圧を印加する。これにより、メモリ
セルＭＣ１，ＭＣ２には相対的に高電圧が印加される。
また、通常動作時には実施例１と同様に、パッドＰ１と
パッドＰ２とを接続することによりメモリセルＭＣ１，
ＭＣ２に所定の内部電圧が印加される。パッドＰ１とパ
ッドＰ２との接続は、前述した実施例１と同様に、実装
基板上にパッドＰ１，Ｐ２を接続するパタンを設けるこ
とによって容易に実現できる。The operation of this embodiment having the above configuration will be described. In the case of the present embodiment, a method of applying a high voltage to the memory cells MC1 and MC2 by lowering the low-potential-side power supply potential VB of the memory cells MC1 and MC2 is shown. First, at the time of the screening test, an external power supply (not shown) is connected to the pad P1 and a voltage lower than the output potential of the internal power supply circuit VBG is applied. As a result, a relatively high voltage is applied to the memory cells MC1 and MC2.
Further, in the normal operation, as in the first embodiment, by connecting the pad P1 and the pad P2, the memory cells MC1,
A predetermined internal voltage is applied to MC2. The connection between the pad P1 and the pad P2 can be easily realized by providing a pattern for connecting the pads P1 and P2 on the mounting substrate, as in the first embodiment described above.
【００２８】本実施例は、スクリーニング試験装置にチ
ップの高電位側電源電位Ｖｃｃよりも高い電圧を発生す
る機能がない場合等に好適であり、実施例１の代わり
に、スクリーニング試験を実施することができる。This embodiment is suitable when the screening test apparatus does not have a function of generating a voltage higher than the high-potential-side power supply potential Vcc of the chip, for example. Instead of the first embodiment, a screening test is carried out. You can
【００２９】以上、本発明の好適な実施例について説明
したが、本発明は前記各実施例に限定されることなく、
本発明の精神を逸脱しない範囲内において種々の設計変
更をなし得ることは勿論である。Although the preferred embodiments of the present invention have been described above, the present invention is not limited to the above embodiments,
It goes without saying that various design changes can be made without departing from the spirit of the present invention.
【００３０】[0030]
【発明の効果】前述した実施例から明らかなように、本
発明によれば、メモリセルと内部電源回路との接続をチ
ップ内部に設けたスイッチではなく、チップの外部、例
えば実装基板上で行うように構成する。メモリチップの
電源に対してメモリセルの内部電源が低い場合には、メ
モリセルの給電線と内部電源回路との間を２個のパッド
を介して切り離した構成とし、メモリチップの電源とメ
モリセルの電源が同じ場合にはメモリセルの給電線をチ
ップ内部でメモリチップの電源線に接続せずに、他には
接続されていないオープン状態のパッドだけに接続した
構成とする。このような構成を採ることにより、メモリ
セルの給電線に接続されたパッドに外部から高電圧源を
接続してメモリセルに高電圧を印加すればスクリーニン
グ試験を行うことができる。また、メモリセルの給電線
に接続されたパッドと内部電源回路またはメモリチップ
の電源に接続されたパッドとの間をチップ外部で接続す
れば通常動作を行うことができる。しかも、従来必要で
あったＭＯＳトランジスタで構成した電源切り換え用の
スイッチを無くすことができ、スクリーニング試験機能
を付加したにもかかわらず、チップ面積を増加せずに半
導体メモリを実現することができる。As is apparent from the above-described embodiments, according to the present invention, the connection between the memory cell and the internal power supply circuit is performed not on the switch provided inside the chip but outside the chip, for example, on the mounting substrate. To configure. When the internal power supply of the memory cell is lower than the power supply of the memory chip, the power supply line of the memory cell and the internal power supply circuit are separated via two pads. When the power supplies are the same, the power supply line of the memory cell is not connected to the power supply line of the memory chip inside the chip, but is connected only to the pad in the open state which is not connected to the other. With such a configuration, a screening test can be performed by connecting a high voltage source from the outside to the pad connected to the power supply line of the memory cell and applying a high voltage to the memory cell. Further, if the pad connected to the power supply line of the memory cell and the pad connected to the internal power supply circuit or the power supply of the memory chip are connected outside the chip, normal operation can be performed. Moreover, it is possible to eliminate a power supply switch composed of a MOS transistor, which has been conventionally required, and a semiconductor memory can be realized without increasing a chip area, although a screening test function is added.
【図１】本発明に係る半導体メモリの一実施例を示す要
部回路図。FIG. 1 is a circuit diagram of a main part showing an embodiment of a semiconductor memory according to the present invention.
【図２】スクリーニング試験機能を備える従来の半導体
メモリを示す要部回路図。FIG. 2 is a circuit diagram of a main part showing a conventional semiconductor memory having a screening test function.
【図３】図１に示した半導体メモリの接続図であり、
（ａ）はスクリーニング試験時、（ｂ）は通常動作時の
結線図。3 is a connection diagram of the semiconductor memory shown in FIG.
(A) is a connection diagram during a screening test, and (b) is a connection diagram during normal operation.
【図４】本発明に係る半導体メモリの第２の実施例を示
す要部回路図。FIG. 4 is a circuit diagram of essential parts showing a second embodiment of a semiconductor memory according to the present invention.
【図５】図４に示した半導体メモリの接続図であり、
（ａ）はスクリーニング試験時、（ｂ）は通常動作時の
結線図。5 is a connection diagram of the semiconductor memory shown in FIG.
(A) is a connection diagram during a screening test, and (b) is a connection diagram during normal operation.
【図６】本発明に係る半導体メモリの第３の実施例を示
す要部回路図。FIG. 6 is a main part circuit diagram showing a third embodiment of a semiconductor memory according to the present invention.
１０，２０，３０…半導体メモリ
１２，３２…給電線
１４，３４…内部電源回路の出力線
ＭＣ１，ＭＣ２…メモリセル
Ｗ…ワード線
Ｂ１０，Ｂ１１，Ｂ２０，Ｂ２１…ビット線
ＭＮ１１１…ＮチャネルＭＯＳトランジスタ
ＭＰ１１１，ＭＰ１１２…ＰチャネルＭＯＳトランジス
タ
ＶＡ…高電位側電源電位
ＶＢ…低電位側電源電位
ＶＡＧ，ＶＢＧ…内部電源回路
Ｐ１，Ｐ２…パッド
ＰVCC…パッド10, 20, 30 ... Semiconductor memories 12, 32 ... Power supply lines 14, 34 ... Output lines MC1, MC2 of internal power supply circuit ... Memory cells W ... Word lines B10, B11, B20, B21 ... Bit line MN111 ... N-channel MOS transistor MP111, MP112 ... P-channel MOS transistor VA ... High-potential-side power supply potential VB ... Low-potential-side power supply potential VAG, VBG ... Internal power supply circuits P1, P2 ... Pad PVCC ... Pad
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 増田 徹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 楠 武志 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 平４−230048（ＪＰ，Ａ) 特開 平４−27000（ＪＰ，Ａ) 特開 平２−187844（ＪＰ，Ａ) 特開 昭53−73088（ＪＰ，Ａ) 特開 平２−71491（ＪＰ，Ａ) 実開 昭60−82329（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/40 - 11/419 G01R 31/28 - 31/30 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Kazuo Kanaya 1-280, Higashi Koikeku, Kokubunji, Tokyo Inside Central Research Laboratory, Hitachi, Ltd. (72) Inventor Yoji Ide 1-280, Higashi Koikeku, Kokubunji, Tokyo Hitachi, Ltd. Central Research Laboratory (72) Toru Masuda, Tohru Masuda, Tokyo, Kokubunji City 1-280 Higashi Koigokubo Central Research Laboratory, Hitachi, Ltd. (72) Inventor Takeshi Kusu 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (56) References JP-A-4-230048 (JP, A) JP-A-4-27000 (JP, A) JP-A-2-187844 (JP, A) JP-A-53-73088 (JP, A) JP-A-2 −71491 (JP, A) Actual development Sho 60-82329 (JP, U) (58) Fields investigated (Int.Cl. 7 , DB name) G11C 29/00 G11C 11/40-11 / 419 G01R 31/28-31/30
Claims (3)
ード線とビット線との交点に配置した複数のメモリセル
と、外部から電源電圧の供給を受け、メモリセルに供給
するための内部電源電圧を発生する内部電源回路とをメ
モリチップに有する半導体メモリにおいて、 メモリセルの給電線にスイッチを介さずに接続された第
１のパッドと、前記内部電源回路の出力線に接続された
第２のパッドとを有し、試験時には前記第１のパッドに外部電源が接続され、 前記第１のパッドと第２のパッドをメモリチップの外部
で接続して初めて前記内部電源回路の出力電圧が前記メ
モリセルに到達することにより通常動作をするように構
成される ことを特徴とする半導体メモリ。[1 claim: a plurality of word lines, receiving a plurality of bit lines, a plurality of memory cells arranged at intersections of word lines and bit lines, the power supply voltage from the outside, supplied to the memory cell
Email the internal power supply circuit for generating an internal power supply voltage for
In the semiconductor memory having the Morichippu having a first pad connected not through the switch to the power supply line of the memory cell, and a second pad connected to the output line of said internal power supply circuit, wherein during the test An external power source is connected to the first pad, and the first pad and the second pad are connected to the outside of the memory chip.
The output voltage of the internal power supply circuit must be
It is designed to perform normal operation by reaching the molysel.
A semiconductor memory characterized by being formed.
モリセルの高電位側電源端子に接続された配線であり、
前記第２のパッドに接続された内部電源回路の出力線は
高電位側内部電源回路の出力端子に接続された配線であ
る請求項１に記載の半導体メモリ。2. A power supply line connected to the first pad is a line connected to a high potential side power supply terminal of a memory cell,
2. The semiconductor memory according to claim 1, wherein the output line of the internal power supply circuit connected to the second pad is a wiring connected to the output terminal of the high potential side internal power supply circuit.
モリセルの低電位側電源端子に接続された配線であり、
前記第２のパッドに接続された内部電源回路の出力線は
低電位側内部電源回路の出力端子に接続された配線であ
る請求項１に記載の半導体メモリ。3. The power supply line connected to the first pad is a line connected to a low potential side power supply terminal of a memory cell,
2. The semiconductor memory according to claim 1, wherein the output line of the internal power supply circuit connected to the second pad is a wiring connected to the output terminal of the low potential side internal power supply circuit.
Priority Applications (1)
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| JP03940294A JP3437867B2 (en) | 1994-03-10 | 1994-03-10 | Semiconductor memory |
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