JPS6147451B2 - - Google Patents

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Publication number
JPS6147451B2
JPS6147451B2 JP56203928A JP20392881A JPS6147451B2 JP S6147451 B2 JPS6147451 B2 JP S6147451B2 JP 56203928 A JP56203928 A JP 56203928A JP 20392881 A JP20392881 A JP 20392881A JP S6147451 B2 JPS6147451 B2 JP S6147451B2
Authority
JP
Japan
Prior art keywords
circuit
data
shift register
output
register circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56203928A
Other languages
Japanese (ja)
Other versions
JPS58104540A (en
Inventor
Toshihide Akyama
Kenichi Koyama
Keiichi Kameda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP20392881A priority Critical patent/JPS58104540A/en
Publication of JPS58104540A publication Critical patent/JPS58104540A/en
Publication of JPS6147451B2 publication Critical patent/JPS6147451B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)

Description

【発明の詳細な説明】[Detailed description of the invention]

本発明はアナログ波形のデイジタル記録または
伝送時における符号誤りの補正装置に関するもの
である。 デイジタル信号の記録、伝送においては記録媒
体や伝送路の特性、雑音等により符号誤りが生じ
る。特に音楽信号等のアナログ波形のデイジタル
記録、伝送では、信号の再生にあたり、その符号
誤りの及ぼす影響は相当なものである為、誤り検
出、訂正の為の冗長ビツトの付加等の手法が施さ
れるが、さらに訂正もれに対して誤り補正を行な
う事は有効な一手段である。 符号誤り補正には最も簡単なミユーテイング法
や前値保持法から、線型予測の手段を用いた復雑
なものまで様々な方法が考えられているが、中で
も誤りのある符号の前後の符号の平均値でもつて
誤り符号を置き換える平均値補間法は回路構成が
簡単で補正効果が高い補正法である。 本発明は、そのような符号誤り補正装置に関
し、従来よりも簡単な構成で補正処理を実現する
様にしたものである。 従来の平均値補間回路の一例を第1図に示す。
同図において、1は入力データを並列に取り込む
シフトレジスタ回路、2は上記シフトレジスタ回
路1に取り込んだデータより1クロツク前のデイ
タを取り込むシフトレジスタ回路、3は入力デー
タとそのデータの2クロツク前のデータを取り込
んでいるシフトレジスタ回路2の出力データを加
算し1/2とする全加算回路、4は入力データに誤
りのある時とない時とで入力データを選択して出
力するデータセレクタ回路である。 次に第1図の動作を説明する。シフトレジスタ
回路1に取り込まれたデータ(便宜上、Bとす
る。)が正しいとき、データセレクタ回路4はデ
ータBを選択して出力する。シフトレジスタ回路
1に取り込まれたデータBが誤まつているとき、
データセレクタ回路4は全加算回路3の出力(A
+C)/2を選択して出力し、平均値補間が行な
われる。ここで、A,Cは誤りのあるデータBの
1クロツク前後のデータである。 しかしながら、この従来の並列処理型の平均値
補間回路は、データの並列処理を行なう為に全加
算回路が並列型となり、処理するデータのビツト
数が大きくなると回路を構成するハードウエアの
規模が大きくなるといつた欠点や、又、誤りが連
続した場合、誤つたデータで平均値補間を行うな
どの欠点があつた。 本発明は以上の従来の並列処理型平均値補間回
路の欠点を除去するようにしたものであり、オフ
セツトバイナリ表示の直列データを最下位ビツト
(以下、LSBと称す)から入力することにより直
列処理を行ない、また、データ加算回路の出力を
1/2とする操作を下位へ1ビツト余分にシフトす
る事による操作で簡略化し、さらに送られてくる
連続したデータの正誤の状態に従い平均値補間、
前値保持のどちらかを選択する様にしたことを骨
子とするものである。以下にその実施例を図面と
共に説明する。 第2図において、5,6,7は連続する3デー
タを直列入力して取り込むシフトレジスタ回路、
8,9は入力データの正誤に従い入力を選択して
出力するデータセレクタ回路、10はデータを
LSBから入力して加算する直列型のデータ加算回
路である。なお、データの正誤は、データに付加
された誤り検出符号などの処理により、あらかじ
め分つているものとする。 次に本実施例の動作について説明する。入力デ
ータはオフセツトバイナリ表示を用い、連続する
3データがLSBから直列入力し、シフトレジスタ
回路5,6,7に取り込まれる。オフセツトバイ
ナリ表示を用い、LSBから直列入力するのは、加
算操作および桁上げ操作を容易にする為である。
便宜上、シフトレジスタ回路5,6,7に取り込
まれるデータをそれぞれD1,D2,D3とする。デ
ータセレクタ回路8,9はシフトレジスタ回路
5,6に取り込まれたデータの内容D1,D2の正
誤により、次表の様にデータ入力を選択し出力す
る。
The present invention relates to an apparatus for correcting code errors during digital recording or transmission of analog waveforms. In the recording and transmission of digital signals, code errors occur due to characteristics of the recording medium and transmission path, noise, and the like. Particularly in digital recording and transmission of analog waveforms such as music signals, code errors have a considerable effect on signal reproduction, so methods such as adding redundant bits for error detection and correction are used. However, it is an effective means to perform error correction for missed corrections. Various methods have been considered for code error correction, ranging from the simplest mutating method and previous value holding method to more complex methods using linear prediction methods. The average value interpolation method, which replaces error codes with values, is a correction method with a simple circuit configuration and a high correction effect. The present invention relates to such a code error correction device, and is designed to realize correction processing with a simpler configuration than conventional ones. An example of a conventional average value interpolation circuit is shown in FIG.
In the figure, 1 is a shift register circuit that takes in input data in parallel, 2 is a shift register circuit that takes in data 1 clock before the data taken into the shift register circuit 1, and 3 is a shift register circuit that takes in input data and 2 clocks before that data. A full adder circuit adds the output data of the shift register circuit 2 which has taken in the data and halves it, and 4 is a data selector circuit that selects and outputs input data depending on whether there is an error in the input data or not. It is. Next, the operation shown in FIG. 1 will be explained. When the data (for convenience, it will be referred to as B) taken into the shift register circuit 1 is correct, the data selector circuit 4 selects and outputs data B. When data B taken into shift register circuit 1 is incorrectly mixed,
The data selector circuit 4 outputs the output (A
+C)/2 is selected and output, and average value interpolation is performed. Here, A and C are data one clock cycle after the erroneous data B. However, in this conventional parallel processing type mean value interpolation circuit, the full adder circuit is of a parallel type in order to process data in parallel, and as the number of bits of data to be processed increases, the scale of the hardware that makes up the circuit increases. This method has disadvantages such as the following disadvantages: when errors occur continuously, average value interpolation is performed using erroneous data. The present invention is designed to eliminate the above-mentioned drawbacks of the conventional parallel processing type average value interpolation circuit. It also processes the output of the data addition circuit.
The 1/2 operation is simplified by shifting an extra bit to the lower order, and then the average value is interpolated according to the correctness or incorrectness of the continuous data sent.
The main idea is to allow the user to choose between holding the previous value. Examples thereof will be described below with reference to the drawings. In FIG. 2, 5, 6, and 7 are shift register circuits that input and take in three consecutive data in series;
8 and 9 are data selector circuits that select and output input data according to whether the input data is correct or incorrect; 10 is a data selector circuit that selects and outputs the input data;
This is a serial type data addition circuit that inputs and adds from the LSB. It is assumed that whether the data is correct or incorrect is known in advance through processing such as an error detection code added to the data. Next, the operation of this embodiment will be explained. The input data uses an offset binary display, and three consecutive data are input in series from the LSB and taken into the shift register circuits 5, 6, and 7. The reason for using offset binary display and inputting serially from the LSB is to facilitate addition and carry operations.
For convenience, the data taken into the shift register circuits 5, 6, and 7 are assumed to be D 1 , D 2 , and D 3 , respectively. The data selector circuits 8 and 9 select and output data input as shown in the following table depending on whether the data contents D 1 and D 2 taken into the shift register circuits 5 and 6 are correct or incorrect.

【表】 すなわち、シフトレジスタ回路6の内容D2
正しければ、シフトレジスタ回路6の内容D2
は、そのままシフトレジスタ回路7に送られて出
力される。しかし、シフトレジスタ回路6の内容
D2に誤りがあるときは、シフトレジスタ回路5
の内容D1の正誤により出力データは平均値補間
もしくは前値保持される。つまり、シフトレジス
タ回路5の内容D1が正しい時は、データセレク
タ回路9により、シフトレジスタ回路5とシフト
レジスタ回路7の内容D1,D3が直列型データ加
算器10にLSBから直列に入力されて加算され、
その結果、D1+D3がデータセレクタ回路8を通
してシフトレジスタ回路7に直列に入力され、そ
れが1ビツト余分にシフトされることにより、1/
2にされて出力され、平均値補間が行なわれる。
また、シフトレジスタ回路5の内容D1が誤まつ
ておれば、データセレクタ回路9はシフトレジス
タ回路7の内容D3を出力し、直列型データ加算
回路10はシフトレジスタ回路7の内容D3自身
を相加して2倍となつて出力され、それがデータ
セレクタ回路8を通してシフトレジスタ回路7に
直列に入力され、1ビツト余分にシフトされる事
により1/2にされて前値保持が実行される。ここ
で、直列型データ加算回路10の出力はD1+D3
または2D2の形になつている為、その出力を1/2
にする操作を施さねばならないが、それは直列型
データ加算回路の出力をシフトレジスタ回路7に
取り込む時にLSBから入力し、1ビツト余分にシ
フトし、その結果を出力として取り出す事により
行なつている。 以上述べた様に、本発明の符号誤り補正装置
は、入力データとしてオフセツトバイナリ表示を
用いLSBから直列入力する様にしている為、加算
操作および出力を1/2にする操作が簡略化され、
従来の並列処理型平均補間回路に比べnビツト・
データを処理する場合、加算回路で1/n倍、更
にデータを1/2操作する為の余分な回路を必要と
しないといつた、ハードウエア量の著しい削減が
されると共に、連続する入力データの正誤の状態
により、平均値補間と前置保持の両補正法が選択
できる様になつており、ハードウエアの規模削減
によるコスト・メリツトと小型化およびデータの
補正効果において絶大なる効果を有するものであ
る。
[Table] In other words, if the content D 2 of the shift register circuit 6 is correct, the content D 2 of the shift register circuit 6
is sent as is to the shift register circuit 7 and output. However, the contents of the shift register circuit 6
If there is an error in D 2 , shift register circuit 5
The output data is average value interpolated or the previous value is maintained depending on whether the content D1 is correct or incorrect. In other words, when the content D 1 of the shift register circuit 5 is correct, the data selector circuit 9 inputs the contents D 1 and D 3 of the shift register circuit 5 and shift register circuit 7 to the serial data adder 10 in series from the LSB. and added,
As a result, D 1 +D 3 is serially input to the shift register circuit 7 through the data selector circuit 8, and is shifted by one extra bit, resulting in 1/
2 and output, and average value interpolation is performed.
Further, if the content D 1 of the shift register circuit 5 is incorrect, the data selector circuit 9 outputs the content D 3 of the shift register circuit 7, and the serial data addition circuit 10 outputs the content D 3 of the shift register circuit 7 itself. are added, doubled and output, which is serially input to the shift register circuit 7 through the data selector circuit 8, and is shifted by one extra bit to be halved, thereby holding the previous value. be done. Here, the output of the serial data addition circuit 10 is D 1 +D 3
Or, since it is in the form of 2D 2 , its output is halved.
This is done by inputting the output of the serial data adder circuit into the shift register circuit 7 starting from the LSB, shifting it by one extra bit, and taking out the result as an output. As described above, the code error correction device of the present invention uses offset binary representation as input data and inputs the data serially starting from the LSB, which simplifies the addition operation and the operation of halving the output. ,
Compared to the conventional parallel processing type average interpolation circuit,
When processing data, there is a significant reduction in the amount of hardware, as an adder circuit does not require an additional circuit to manipulate the data by 1/n, and furthermore, it does not require an extra circuit to manipulate the data by 1/2. Both the mean value interpolation and pre-holding correction methods can be selected depending on the correctness or error status of It is.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のパラレル処理型平均値補間回路
のブロツク構成図、第2図は本発明の一実施例に
おけるシリアル処理型平均値補間回路のブロツク
構成図である。 5,6,7……シフトレジスタ回路、8,9…
…データセレクタ回路、10……直列型データ加
算回路。
FIG. 1 is a block diagram of a conventional parallel processing type average value interpolation circuit, and FIG. 2 is a block diagram of a serial processing type average value interpolation circuit according to an embodiment of the present invention. 5, 6, 7...shift register circuit, 8, 9...
...Data selector circuit, 10...Serial type data addition circuit.

Claims (1)

【特許請求の範囲】[Claims] 1 データ加算回路と、デイジタル化信号を取り
込む第1のシフトレジスタ回路と、該第1のシフ
トレジスタ回路の出力を入力とする第2のシフト
レジスタ回路と、該第2のシフトレジスタ回路の
出力と前記データ加算回路の出力を入力とする第
1のデータセレクタ回路と、該第1のデータセレ
クタ回路の出力を入力とする第3のシフトレジス
タ回路と、前記第1のシフトレジスタ回路の出力
と前記第3のシフトレジスタ回路の出力を入力と
する第2のデータセレクタ回路を具備し、かつ前
記第2のデータセレクタ回路の出力と前記第3の
シフトレジスタ回路の出力を前記データ加算回路
に入力するごとくし、前記第1および第2のシフ
トレジスタ回路に取り込まれるデータの正誤信号
に従い前記第1および第2のデータセレクタ回路
で入力を選択して出力するように構成し、第1、
第2および第3のシフトレジスタ回路は、オフセ
ツトバイナリ表示の直列データを最下位ビツトか
ら入力することにより、加算処理を最下位ビツト
から直列加算とし、また、平均値補間を行うため
のデータ加算回路の出力を1/2とする操作を、デ
ータ加算回路の直列出力データを下位へ1ビツ
ト・シフトすることにより行うことを特徴とする
符号誤り補正装置。
1 a data addition circuit, a first shift register circuit that takes in a digitized signal, a second shift register circuit that receives the output of the first shift register circuit, and an output of the second shift register circuit. a first data selector circuit that receives the output of the data adder circuit; a third shift register circuit that receives the output of the first data selector circuit; a second data selector circuit receiving the output of the third shift register circuit; and inputting the output of the second data selector circuit and the output of the third shift register circuit to the data addition circuit. The first and second data selector circuits are configured to select and output inputs according to correctness signals of data taken into the first and second shift register circuits, and the first and second shift register circuits select and output inputs.
The second and third shift register circuits perform addition processing in series from the least significant bit by inputting serial data in offset binary representation starting from the least significant bit, and also perform data addition for performing average value interpolation. A code error correction device characterized in that the output of the circuit is halved by shifting the serial output data of the data adder circuit to the lower order by one bit.
JP20392881A 1981-12-17 1981-12-17 Code error corrector Granted JPS58104540A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20392881A JPS58104540A (en) 1981-12-17 1981-12-17 Code error corrector

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JPS58104540A JPS58104540A (en) 1983-06-22
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ID=16482011

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JP20392881A Granted JPS58104540A (en) 1981-12-17 1981-12-17 Code error corrector

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375911A (en) * 1976-12-16 1978-07-05 Nippon Columbia Pcm recorder reproducer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375911A (en) * 1976-12-16 1978-07-05 Nippon Columbia Pcm recorder reproducer

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JPS58104540A (en) 1983-06-22

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