JPS6144433Y2 - - Google Patents
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- JPS6144433Y2 JPS6144433Y2 JP18059178U JP18059178U JPS6144433Y2 JP S6144433 Y2 JPS6144433 Y2 JP S6144433Y2 JP 18059178 U JP18059178 U JP 18059178U JP 18059178 U JP18059178 U JP 18059178U JP S6144433 Y2 JPS6144433 Y2 JP S6144433Y2
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- 239000006096 absorbing agent Substances 0.000 claims description 6
- 239000000919 ceramic Substances 0.000 claims description 6
- KWLSQQRRSAWBOQ-UHFFFAOYSA-N dipotassioarsanylpotassium Chemical compound [K][As]([K])[K] KWLSQQRRSAWBOQ-UHFFFAOYSA-N 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 230000010355 oscillation Effects 0.000 description 4
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
Description
【考案の詳細な説明】
一般に知られているように、トランジスタ等の
半導体素子はその雰囲気の安定化及び保護等を目
的として、樹脂モールドしたり、金属又はセラミ
ツクのパツケージに装着されている。特にセラミ
ツク・パツケージは、その優れた高周波特性や機
械的強度や熱伝導性等の故に、高周波帯域のトラ
ンジスタ、例えばカリウム砒素電界効果トランジ
スタ等に使用されている。[Detailed Description of the Invention] As is generally known, semiconductor elements such as transistors are molded in resin or mounted in metal or ceramic packages for the purpose of stabilizing and protecting the atmosphere. In particular, ceramic packages are used in high frequency band transistors, such as potassium arsenide field effect transistors, because of their excellent high frequency properties, mechanical strength, thermal conductivity, and the like.
第1図は上記カリウム砒素電界効果トランジス
タの概略構造を示す。 FIG. 1 shows a schematic structure of the potassium arsenide field effect transistor.
図において、セラミツクよりなる角筒形の基体
1は下面をメタライズしてアース電極Eにはんだ
付け又は導電性接着剤で接着してあり、該アース
電極Eと直角方向の基本1側面1′には、下面よ
り少し上方位置に、ゲート電極Gとドレイン電極
Dが、それぞれ一端面を基体1内で対向せしめ他
端を外方に突出させて、基体1と一体化して作ら
れている。また、基体1の上面は蓋2をはんだ付
けあるいは熔接するためのメタライズ層3が形成
してあり、該メタライズ層3を基体1下面のメタ
ライズ層に接続するためのメタライズ層4が、基
体1の側面1″及び該側面1″と対向する基体1外
側面に形成してある。 In the figure, a prismatic cylindrical base 1 made of ceramic has its lower surface metallized and is soldered or adhered to an earth electrode E with a conductive adhesive. , a gate electrode G and a drain electrode D are formed integrally with the base body 1 at positions slightly above the bottom surface, with one end face facing each other within the base body 1 and the other end protruding outward. Further, a metallized layer 3 for soldering or welding the lid 2 is formed on the upper surface of the base 1, and a metallized layer 4 for connecting the metallized layer 3 to the metallized layer on the lower surface of the base 1 is formed on the upper surface of the base 1. It is formed on the side surface 1'' and the outer surface of the base body 1 facing the side surface 1''.
基体1内にあつてアース電極Eに固着した半導
体素子5の端子は、それぞれ対応するゲート電極
Gの端子とリード線6で接続し、ドレイン電極D
の端子にリード線6′をもつて接続してある。 The terminals of the semiconductor element 5 fixed to the ground electrode E within the substrate 1 are connected to the corresponding terminals of the gate electrode G by lead wires 6,
It is connected to the terminal with a lead wire 6'.
一方、蓋2は下面にメタライズ層が形成してあ
り、該メタライズ層は基体1上面のメタライズ層
3に接してはんだ付けあるいは熔接し、半導体素
子5を密封する。 On the other hand, the lid 2 has a metallized layer formed on its lower surface, and the metallized layer is soldered or welded in contact with the metallized layer 3 on the upper surface of the base 1 to seal the semiconductor element 5.
このようなセラミツク・パツケージのトランジ
スタは、その周波数帯域が高い場合、即ち基体1
に形成したメタライズ層4のインダクタンスが該
トランジスタの特性上無視できない周波数帯域に
おいて、メタライズ層3を介する帰還が生じる。 Transistors in such ceramic packages are suitable for high frequency bands, i.e.
Feedback occurs through the metallized layer 3 in a frequency band where the inductance of the metallized layer 4 formed in the above cannot be ignored due to the characteristics of the transistor.
第2図は、第1図に示したカリウム砒素電界効
果トランジスタの等価回路であり、図中の記号
3,E,D,Gはそれぞれ第1図のメタライズ層
3,アース電極E,ドレイン電極D,ゲート電極
Gに対応し、L1はメタライズ層4のインダクタ
ンス,L2はメタライズ層4と対向するところの
図示されないメタライズ層のインダクタンス、
L3はリード線6のインダクタンス,L4はリード
線6′のインダクタンス,C1はゲート電極Gとメ
タライズ層3とのキヤパシタンス,C2はドレイ
ン電極Dとメタライズ層3とのキヤパシタンス,
C3はアース電極Eとゲート電極Gとのキヤパシ
タンス,C4はアース電極Eとドレイン電極Dと
のキヤパシタンスを示す。 FIG. 2 is an equivalent circuit of the potassium arsenide field effect transistor shown in FIG. , corresponding to the gate electrode G, L 1 is the inductance of the metallized layer 4, L 2 is the inductance of the metallized layer (not shown) facing the metallized layer 4,
L 3 is the inductance of the lead wire 6, L 4 is the inductance of the lead wire 6', C 1 is the capacitance between the gate electrode G and the metallized layer 3, C 2 is the capacitance between the drain electrode D and the metallized layer 3,
C 3 represents the capacitance between the earth electrode E and the gate electrode G, and C 4 represents the capacitance between the earth electrode E and the drain electrode D.
第2図において、そのカツトオフ周波数帯域が
高いと、例えば数10GHz程度のとき、インダクタ
ンスL1及びL2は無視できなくなり、ドレイン電
極Dの出力の一部はキヤパシタンスC2,メタラ
イズ層3,キヤパシタンスC1を介してゲート電
極Gに戻つて入力信号に加わり、所謂帰還が生
じ、トランジスタは発振又は不安定動作を行な
う。この発振及び不安定動作はドレイン電極D及
びメタライズ電極3の共振周波数において、特に
顕著となつて高調波の発生が大きくなる。 In Fig. 2, when the cutoff frequency band is high, for example about several tens of GHz, inductances L 1 and L 2 cannot be ignored, and part of the output of drain electrode D is caused by capacitance C 2 , metallized layer 3, capacitance C 1 returns to the gate electrode G and is added to the input signal, so-called feedback occurs, and the transistor oscillates or operates unstablely. This oscillation and unstable operation become particularly noticeable at the resonance frequencies of the drain electrode D and the metallized electrode 3, and the generation of harmonics increases.
本考案の目的は上記帰還を抑制して、発振及び
不安定動作を除去することであり、この目的はセ
ラミツク・パツケージの蓋は、少なくとも上層面
が電波吸収体よりなることを特徴としたトランジ
スタ・パツケージを提供して達成される。 The purpose of the present invention is to suppress the above-mentioned feedback and eliminate oscillation and unstable operation.The purpose of the present invention is to suppress the above-mentioned feedback and eliminate oscillation and unstable operation. This is accomplished by providing a package.
以下図面を用いて本考案を説明する。 The present invention will be explained below using the drawings.
第3図は本考案の一実施例によるトランジス
タ・パツケージであり、第4図は本考案の他の一
つの実施例によるトランジスタ・パツケージを示
したものであり、図中の基本1,蓋2,メタライ
ズ層3,メタライズ層4,アース電極E,ドレイ
ン電極D,ゲート電極Gは第1図のそれと同一で
ある。 FIG. 3 shows a transistor package according to one embodiment of the present invention, and FIG. 4 shows a transistor package according to another embodiment of the present invention. The metallized layer 3, metallized layer 4, earth electrode E, drain electrode D, and gate electrode G are the same as those shown in FIG.
第3図において、蓋2の上面を覆う電波吸収体
膜7は、例えばフエライトを混入したゴムシート
を適当な接着剤で貼付するか、又は、カーボン等
を混入した塗料を塗装したものである。 In FIG. 3, the radio wave absorber film 7 covering the top surface of the lid 2 is made by pasting a rubber sheet containing ferrite with a suitable adhesive, or coating it with a paint containing carbon or the like.
第4図は、電波吸収体を含有し、かつ、気密性
を具備する物体、例えばフエライト板で作つた電
波吸収蓋2′を基体1の上面にはんだ付したもの
である。 In FIG. 4, a radio wave absorbing lid 2' made of an object containing a radio wave absorber and having airtightness, such as a ferrite plate, is soldered to the upper surface of the base 1. In FIG.
以上説明したような構造の本考案によるトラン
ジスタ・パツケージは、トランジスタから発生す
る電磁波を電波吸収体が吸収し、熱エネルギに変
換して放出することによつて、パツケージ内の帰
還を低減、或いは共振のQ値を下げる効果をもた
らし、発振及び不安定動作する要因を取り除くこ
とによつて、トランジスタ特性及び信頼度を向上
せしめることができ、その実用的効果は大きい。 In the transistor package according to the present invention having the structure explained above, the radio wave absorber absorbs the electromagnetic waves generated from the transistor, converts it into thermal energy, and releases it, thereby reducing feedback within the package or eliminating resonance. By bringing about the effect of lowering the Q value of the transistor and removing the factors that cause oscillation and unstable operation, the transistor characteristics and reliability can be improved, and its practical effects are great.
第1図はカリウム砒素電界効果トランジスタの
セラミツク・パツケージ説明図、第2図は第1図
のカリウム砒素電界効果トランジスタの等価回
路、第3図,第4図は本考案の実施例によるトラ
ンジスタ・パツケージ説明図。
1……基体、2……蓋、2′……電波吸収体の
蓋、3,4……メタライズ層、7……電波吸収体
膜。
Figure 1 is an explanatory diagram of a ceramic package of a potassium arsenide field effect transistor, Figure 2 is an equivalent circuit of the potassium arsenide field effect transistor shown in Figure 1, and Figures 3 and 4 are transistor packages according to embodiments of the present invention. Explanatory diagram. DESCRIPTION OF SYMBOLS 1... Base body, 2... Lid, 2'... Lid of radio wave absorber, 3, 4... Metallized layer, 7... Radio wave absorber film.
Claims (1)
に蓋を密着せしめてなるトランジスタ用セラミツ
ク・パツケージにおいて、上記蓋は、少なくとも
上層面が電波吸収体よりなることを特徴としたト
ランジスタ・パツケージ。 1. A ceramic package for a transistor comprising a base body whose upper end surface is metallized and a lid closely attached to the metallized layer, wherein at least the upper surface of the lid is made of a radio wave absorber.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18059178U JPS6144433Y2 (en) | 1978-12-26 | 1978-12-26 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18059178U JPS6144433Y2 (en) | 1978-12-26 | 1978-12-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5596656U JPS5596656U (en) | 1980-07-04 |
JPS6144433Y2 true JPS6144433Y2 (en) | 1986-12-15 |
Family
ID=29192272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18059178U Expired JPS6144433Y2 (en) | 1978-12-26 | 1978-12-26 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6144433Y2 (en) |
-
1978
- 1978-12-26 JP JP18059178U patent/JPS6144433Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5596656U (en) | 1980-07-04 |
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