JPS6143825A - ゲ−トドライブ回路 - Google Patents
ゲ−トドライブ回路Info
- Publication number
- JPS6143825A JPS6143825A JP16484784A JP16484784A JPS6143825A JP S6143825 A JPS6143825 A JP S6143825A JP 16484784 A JP16484784 A JP 16484784A JP 16484784 A JP16484784 A JP 16484784A JP S6143825 A JPS6143825 A JP S6143825A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- delay
- drive circuit
- mos
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＭＯＳ−ＦＥＴのゲートドライブ回路に関す
る。
る。
一般にＭＯＳ−ＦＥＴは一対の素子が同時にＯＮ状態に
なると短絡電流が流れて破損する虞れがあるので遅延回
路を設けて保護している。
なると短絡電流が流れて破損する虞れがあるので遅延回
路を設けて保護している。
従来のＭＯＳ−ＦＥＴのゲートドライブ回路の構成例を
第１図に示して説明す東。図において、１は入力端子Ｉ
Ａ、ＩＢに入力されるそれぞれの信号を遅延する遅延回
路である。この遅延回路で遅延された信号は反Ｅ％’２
を介してゲートドライブ回路３に送られる。ゲートドラ
イブ回路３では、入力信号はフォトカプラ等のカプラ３
１を介してゲート信号発生回路３２に送られ、ここで二
人力端子３Ａｌ、３Ａ２間または３Ｂ１．３Ｂ２間の電
圧に高電位差があるときは、それぞれ抵抗あを介してＭ
ＯＳ −ＦＥＴ ５ Ａ、 ５ ＢがＯＮ状態になる
信号を送り、それぞれの端子間電圧が低電位差のときは
ＯＦＦ状態となる信号を送る。
第１図に示して説明す東。図において、１は入力端子Ｉ
Ａ、ＩＢに入力されるそれぞれの信号を遅延する遅延回
路である。この遅延回路で遅延された信号は反Ｅ％’２
を介してゲートドライブ回路３に送られる。ゲートドラ
イブ回路３では、入力信号はフォトカプラ等のカプラ３
１を介してゲート信号発生回路３２に送られ、ここで二
人力端子３Ａｌ、３Ａ２間または３Ｂ１．３Ｂ２間の電
圧に高電位差があるときは、それぞれ抵抗あを介してＭ
ＯＳ −ＦＥＴ ５ Ａ、 ５ ＢがＯＮ状態になる
信号を送り、それぞれの端子間電圧が低電位差のときは
ＯＦＦ状態となる信号を送る。
上述の構成における入力信号の変化を第２図に示して説
明する。（ａ）は１人端子、ＩＢ端子における人力信号
であり、この入力信号は遅延回路１で遅延され由）の様
な波形となる。この信号はカプラ３１を介してゲート信
号発生回路３２に送られた後、さらに抵抗あとＭＯＳ
−ｔＦＥＴ ５ Ａあるいは５Ｂの静電容量とから成る
充電回路にて遅延して（Ｃ）に示すような波形のゲート
信号になり、この信号が所定の値Ｖ１以上にある場合Ｍ
Ｏ８−ＦＥＴ ５ Ａ、 ５ Ｂが（ｄ）に示す範囲で
ＯＮする。従って第２図（ｄ） Ｉｃ示す様にｂだけデ
ッドタイムが確保されＭＯＳ−ＦＥＴが保護される。
明する。（ａ）は１人端子、ＩＢ端子における人力信号
であり、この入力信号は遅延回路１で遅延され由）の様
な波形となる。この信号はカプラ３１を介してゲート信
号発生回路３２に送られた後、さらに抵抗あとＭＯＳ
−ｔＦＥＴ ５ Ａあるいは５Ｂの静電容量とから成る
充電回路にて遅延して（Ｃ）に示すような波形のゲート
信号になり、この信号が所定の値Ｖ１以上にある場合Ｍ
Ｏ８−ＦＥＴ ５ Ａ、 ５ Ｂが（ｄ）に示す範囲で
ＯＮする。従って第２図（ｄ） Ｉｃ示す様にｂだけデ
ッドタイムが確保されＭＯＳ−ＦＥＴが保護される。
しかしながら、上述の様な従来例においては、立上りの
遅延時間を長くすると立下りの遅延時間も長くなること
や、ゲートドライブ回路の他に遅延回路が必要となる為
、小形化及び低コスト化というニーズに応えきれないこ
と等の欠点があった。
遅延時間を長くすると立下りの遅延時間も長くなること
や、ゲートドライブ回路の他に遅延回路が必要となる為
、小形化及び低コスト化というニーズに応えきれないこ
と等の欠点があった。
本発明は遅延回路を不要とし、ＭＯＳ −ＦＥＴ Ｅよ
り効果的な遅れを持ったゲート信号を供給することがで
きるゲートドライブ回路を提供することを目的とする。
り効果的な遅れを持ったゲート信号を供給することがで
きるゲートドライブ回路を提供することを目的とする。
本発明は、入力信号の電圧レベルに対してＭＯＳ−ＦＥ
Ｔをゲートドライブするゲートドライブ回路の最終段に
抵抗と並列にダイオードを接続し、ゲート信号か低電位
から高電位に移行するときには抵抗とＭＯＳ−ＦＥＴの
静電容量とから成る充電回路で遅延を生じ、高電位から
低電位に移行するときはダイオードを介して瞬時にＭＯ
Ｓ−ＦＥＴの静電容量を放電する為遅延を生じないゲー
トドライブ回路である。
Ｔをゲートドライブするゲートドライブ回路の最終段に
抵抗と並列にダイオードを接続し、ゲート信号か低電位
から高電位に移行するときには抵抗とＭＯＳ−ＦＥＴの
静電容量とから成る充電回路で遅延を生じ、高電位から
低電位に移行するときはダイオードを介して瞬時にＭＯ
Ｓ−ＦＥＴの静電容量を放電する為遅延を生じないゲー
トドライブ回路である。
以下、本発明を第１図に示す一実施例を参照して説明す
る。図において第３図と同一符号は同一あるいは相当部
分を示し、６はゲートドライブ回路３の最終段に抵抗あ
と並列接続回路を形成するダイオードである。この様に
構成するとゲート信号発生回路３２の入力端子３Ａ１，
３Ａ２間または、３Ｂ１．３Ｂ２間の電圧が低電圧から
高電圧に後行する場合は抵抗あとＭＯＳ−ｖ晶−ト・ソ
ース間の静電容量から成る充電回路が形成され、Ｍ。８
−ゆ着紛。、す６時間力、遅延５、高電圧力、ら低量の
遅延はほとんどなくなる。
る。図において第３図と同一符号は同一あるいは相当部
分を示し、６はゲートドライブ回路３の最終段に抵抗あ
と並列接続回路を形成するダイオードである。この様に
構成するとゲート信号発生回路３２の入力端子３Ａ１，
３Ａ２間または、３Ｂ１．３Ｂ２間の電圧が低電圧から
高電圧に後行する場合は抵抗あとＭＯＳ−ｖ晶−ト・ソ
ース間の静電容量から成る充電回路が形成され、Ｍ。８
−ゆ着紛。、す６時間力、遅延５、高電圧力、ら低量の
遅延はほとんどなくなる。
第２図に第１図に示した本発明の一実施例における入力
信号の変化を示して説明する。（ａｌはゲートドライブ
回路３への入力信号であり、この時点での各波形は方形
波である。（ｂｌはゲートドライブ回路３の出力信号波
形であり、この信号が低電位力、ｌ：Ｊ６１Ｅ＆に一＄
５’ｔ６ｔｋＨｔ、＊ ＊ ３４ｆ’ＦＥ＃ｌｌ ｌｉ
容量とから成る充電回路による遅れが生じる。し放電し
てしまう為、はとんど遅れは生じない。（ｂ）位Ｖ１以
上にあるときにはＯＮ Ｌ、Ｖｘ未満ではＯＦＦする。
信号の変化を示して説明する。（ａｌはゲートドライブ
回路３への入力信号であり、この時点での各波形は方形
波である。（ｂｌはゲートドライブ回路３の出力信号波
形であり、この信号が低電位力、ｌ：Ｊ６１Ｅ＆に一＄
５’ｔ６ｔｋＨｔ、＊ ＊ ３４ｆ’ＦＥ＃ｌｌ ｌｉ
容量とから成る充電回路による遅れが生じる。し放電し
てしまう為、はとんど遅れは生じない。（ｂ）位Ｖ１以
上にあるときにはＯＮ Ｌ、Ｖｘ未満ではＯＦＦする。
この様に本発明の一実施例においては、ダイオード５を
付加することによって、遅延回路が不要゛となる。しか
も入力信号の立上りにおいては遅延し、破損する虞れが
なくなった。また遅延回路が不要な為装置の小型化、及
び低コスト化にも効果的である。
付加することによって、遅延回路が不要゛となる。しか
も入力信号の立上りにおいては遅延し、破損する虞れが
なくなった。また遅延回路が不要な為装置の小型化、及
び低コスト化にも効果的である。
次に、本発明の他の実施例を第３図に示す。第１図、第
５図と同一符号は同一、あるいは相当部分を示し、７は
コンデンサである。このコンデン奈范 す７はＭＯＳ−ＦＥＴのゲート・ソース間の静電容量が
小さい場合、あるいは静電容量が５Ａと５Ｂでばらつく
場合の調整用として接続される。
５図と同一符号は同一、あるいは相当部分を示し、７は
コンデンサである。このコンデン奈范 す７はＭＯＳ−ＦＥＴのゲート・ソース間の静電容量が
小さい場合、あるいは静電容量が５Ａと５Ｂでばらつく
場合の調整用として接続される。
以上述べた通り、本発明によれば、ゲートドライブ回路
の最終段に抵抗と並列にダイオードを挿入することによ
って、ゲート信号の立上りにおいては遅延を生じ、立下
りにおいてはほとんど遅延しないという、きわめて効果
的なゲート信号をゲートに伝えることが可能となる。
の最終段に抵抗と並列にダイオードを挿入することによ
って、ゲート信号の立上りにおいては遅延を生じ、立下
りにおいてはほとんど遅延しないという、きわめて効果
的なゲート信号をゲートに伝えることが可能となる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の入力信号推移図、第３図は本考案の他の実施例の回
路図、第４図は従来例の回路図、第５図は第４図の入力
信号推移図である。 １・・・遅延回路、 ２・・・反転回路。 ３・・・ゲートドライブ回路、３１・・・フォトカプラ
。 ３２・・−ゲート信号発生器、３４・・・抵抗。 ３６・・・ダイオード、 ５Ａ、５Ｂ・・・
ＭＯＳ−ＦＥＴ０代理人 弁理士 則 近 憲 佑（
ほか１名）第２７
図の入力信号推移図、第３図は本考案の他の実施例の回
路図、第４図は従来例の回路図、第５図は第４図の入力
信号推移図である。 １・・・遅延回路、 ２・・・反転回路。 ３・・・ゲートドライブ回路、３１・・・フォトカプラ
。 ３２・・−ゲート信号発生器、３４・・・抵抗。 ３６・・・ダイオード、 ５Ａ、５Ｂ・・・
ＭＯＳ−ＦＥＴ０代理人 弁理士 則 近 憲 佑（
ほか１名）第２７
Claims (1)
- 入力信号の電圧レベルに対してＭＯＳ−ＦＥＴをゲート
ドライブするゲートドライブ回路において、ゲートドラ
イブ回路最終段に抵抗とダイオードの並列接続回路を、
ゲート信号の立上り時には遅延を生じ、ゲート信号の立
下り時には遅延をほとんどなくする様に接続することを
特徴とするゲートドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16484784A JPS6143825A (ja) | 1984-08-08 | 1984-08-08 | ゲ−トドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16484784A JPS6143825A (ja) | 1984-08-08 | 1984-08-08 | ゲ−トドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143825A true JPS6143825A (ja) | 1986-03-03 |
Family
ID=15801049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16484784A Pending JPS6143825A (ja) | 1984-08-08 | 1984-08-08 | ゲ−トドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711038A3 (en) * | 1994-11-04 | 1998-02-11 | Denso Corporation | IGBT driving circuit and ignition device |
-
1984
- 1984-08-08 JP JP16484784A patent/JPS6143825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0711038A3 (en) * | 1994-11-04 | 1998-02-11 | Denso Corporation | IGBT driving circuit and ignition device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005506B1 (ko) | 플립플롭회로 | |
| US7212059B2 (en) | Level shift circuit | |
| US20080001628A1 (en) | Level conversion circuit | |
| GB2128832A (en) | Improvements in or relating to interface circuits for synchronisation signal generators | |
| US5323065A (en) | Semiconductor integrated circuit device having edge trigger flip-flop circuit for decreasing delay time | |
| JPH02119427A (ja) | 出力バッファ回路 | |
| JPS6143825A (ja) | ゲ−トドライブ回路 | |
| US4158224A (en) | Inverter apparatus | |
| KR900005234B1 (ko) | 반도체 집적회로장치 | |
| US6201716B1 (en) | Controller of power supplying apparatus with short circuit preventing means | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPS6076807A (ja) | クロツク整形回路 | |
| KR930006135Y1 (ko) | 펄스 발생회로 | |
| KR950001131Y1 (ko) | 펄스에지 지연회로 | |
| JPS5516540A (en) | Pulse detection circuit | |
| JPS59106885A (ja) | 半導体スイツチ駆動回路 | |
| SU1223351A1 (ru) | Широтно-ипульсный усилитель | |
| JPH0362109A (ja) | シングルチップマイクロコンピュータ | |
| JPH02134918A (ja) | レベルシフタ回路 | |
| SU729733A1 (ru) | Устройство дл защиты преобразовател от пропусков импульсов в цеп х формировани управл ющих сигналов | |
| SU736291A1 (ru) | Стабилизированный конвертор | |
| SU826519A1 (ru) | Преобразователь постоянного напряжения | |
| JPS61172432A (ja) | 非重複クロツク信号発生器 | |
| JPH02254811A (ja) | リセツト回路 | |
| JPH0247896B2 (ja) |