JPS6143048A - 位相制御方式 - Google Patents
位相制御方式Info
- Publication number
- JPS6143048A JPS6143048A JP59165246A JP16524684A JPS6143048A JP S6143048 A JPS6143048 A JP S6143048A JP 59165246 A JP59165246 A JP 59165246A JP 16524684 A JP16524684 A JP 16524684A JP S6143048 A JPS6143048 A JP S6143048A
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- JP
- Japan
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- phase
- jitter
- error
- phase jitter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誤り訂正符号の復号器を内蔵するデータ伝送
に用いる変復調器の受信信号の位相ジッタを補正する位
相制御回路の位相制御方式の改良に関する。
に用いる変復調器の受信信号の位相ジッタを補正する位
相制御回路の位相制御方式の改良に関する。
この受信信号の位相ジッタを補正する位相制御回路は回
路規模が小さいことが望ましい。
路規模が小さいことが望ましい。
以下は直交振幅変調のデジタルデータ伝送方式の場合に
付き説明するが、復号器の遅延量はＮシンボルとする。
付き説明するが、復号器の遅延量はＮシンボルとする。
、
（従来゛の技術）
第３図は従来例の位相制御回路のブロック図である−
・ 図中・１は乗算器、２はベクトル発生器、３は復号器、
４は位相誤差抽出器、５はトランスバーサル型適応予測
フィルタ、６は累算器、７はシフトレジスタ、８はタッ
プ係数レジスタ、９はＮシンボル遅延器を示す。
・ 図中・１は乗算器、２はベクトル発生器、３は復号器、
４は位相誤差抽出器、５はトランスバーサル型適応予測
フィルタ、６は累算器、７はシフトレジスタ、８はタッ
プ係数レジスタ、９はＮシンボル遅延器を示す。
周波数オフセントを位相補正された位相シックを持つ複
素ベースバンド受信信号は乗算器゛ｌに入力すると共に
Ｎシンボル遅延器９に入力し、復号器３の遅延量である
Ｎシンボル遅延されて、位相誤差抽出器４に入力する。
素ベースバンド受信信号は乗算器゛ｌに入力すると共に
Ｎシンボル遅延器９に入力し、復号器３の遅延量である
Ｎシンボル遅延されて、位相誤差抽出器４に入力する。
一方゛復号器３にて誤り訂正を行い、直交座標上の、あ
るべき正しい位相の信号を出力し、位相誤差抽出器４に
入力せしめ、この正しい信号と受信信号との位相誤差を
抽出し、トランスバーサル型適応予測フィルタ５のシフ
トレジスタ７に入力する。
るべき正しい位相の信号を出力し、位相誤差抽出器４に
入力せしめ、この正しい信号と受信信号との位相誤差を
抽出し、トランスバーサル型適応予測フィルタ５のシフ
トレジスタ７に入力する。
復号器３ではＮシンボル遅延するので、トランスバーサ
ル型適応予測フィルタ５ｆニーシンボル前の位相の値を
予測し、位相誤差が最小になるようタップ係数レジスタ
８のタップ係数の演算を常に行い、シフトレジスタ８の
各タップのデータと乗算し、乗算結果を累算器６にて累
算し、累算結果に対応し位相ジッタと逆位相のベクトル
をベクトル発生器２により発生させ、乗算器１で受信信
号と乗算することで位相ジッタを最小になるよう補正し
ている。
ル型適応予測フィルタ５ｆニーシンボル前の位相の値を
予測し、位相誤差が最小になるようタップ係数レジスタ
８のタップ係数の演算を常に行い、シフトレジスタ８の
各タップのデータと乗算し、乗算結果を累算器６にて累
算し、累算結果に対応し位相ジッタと逆位相のベクトル
をベクトル発生器２により発生させ、乗算器１で受信信
号と乗算することで位相ジッタを最小になるよう補正し
ている。
しかしながら、従来の位相制御回路では、多くのタップ
数を有するトランスバーサル型適応予測フィルタが必要
であり、回路規模が大きくなる問題点がある。
数を有するトランスバーサル型適応予測フィルタが必要
であり、回路規模が大きくなる問題点がある。
上記問題点は、誤り訂正された復号結果を用いて抽出し
た時間遅れの位相誤差信号をと可変遅延器で位相ジッタ
成分の基本周期の半分になるよう更に遅延させ、この半
周期遅れた位相誤差を位相ジッタの補正値とす、ること
で位相ジッタを補正するようにした本発明の位相制御方
式により解決される。
た時間遅れの位相誤差信号をと可変遅延器で位相ジッタ
成分の基本周期の半分になるよう更に遅延させ、この半
周期遅れた位相誤差を位相ジッタの補正値とす、ること
で位相ジッタを補正するようにした本発明の位相制御方
式により解決される。
受信信号の位相ジッタは商用電源のｉ響で発生し、其の
スペクトラムは、主に５０Ｈｚ又は６０Ｈｚの電源周波
数で、その波形は概して周期波である。
スペクトラムは、主に５０Ｈｚ又は６０Ｈｚの電源周波
数で、その波形は概して周期波である。
本発明は、この位相ジッタ成分の周期性を利用し、復号
器の有する遅延量と、可変遅延器の有する遅延量の総和
を位相ジッタ成分の基本周期の半分になるよう予め設定
し、この半周期分遅れた位相誤差を補正値とすることに
より位相ジッタの抑圧を行えるようにしたものである。
器の有する遅延量と、可変遅延器の有する遅延量の総和
を位相ジッタ成分の基本周期の半分になるよう予め設定
し、この半周期分遅れた位相誤差を補正値とすることに
より位相ジッタの抑圧を行えるようにしたものである。
第１図は本発明の実施例の位相制御回路のブロック図二
第２図は位相ジッタの波形及び位相ジッタによる位相誤
差と半周期分遅れた位相誤差との関係を示す図である。
第２図は位相ジッタの波形及び位相ジッタによる位相誤
差と半周期分遅れた位相誤差との関係を示す図である。
図中１２はＮシンボル遅延器、１０はループフィルタ、
１１は可変遅延器、１３は位相誤差抽出器、１４は遅延
量制御回路を示し、尚゛全図を通じ同一符号は同一機能
のものを示す。
１１は可変遅延器、１３は位相誤差抽出器、１４は遅延
量制御回路を示し、尚゛全図を通じ同一符号は同一機能
のものを示す。
周波数オフセットを位相補正された位相ジッタを持つ複
素ベースバンド受信信号は乗算器１に入力すると共にＮ
シンボル遅延器９に入力し、復号器３の遅延量であるＮ
シンボル遅延されて、位相誤差抽出器４に入力する。・ 位相誤差抽出器４の他方の入力には、復号器３にて誤り
訂正を行い、直交座標上の、あるべき正しい信号が入力
しており、位相誤差抽出器４により位相誤差信号θｎ１
を抽出し、（但しｎは現在の時間、ＮはＮシンボル分の
復号遅延）ランダム雑音を除去する為にループフィルタ
１０を通すと、５０Ｈ２又は６０Ｈｚの位相ジッタ成分
θ′７−Ｎが抽出出来る。
素ベースバンド受信信号は乗算器１に入力すると共にＮ
シンボル遅延器９に入力し、復号器３の遅延量であるＮ
シンボル遅延されて、位相誤差抽出器４に入力する。・ 位相誤差抽出器４の他方の入力には、復号器３にて誤り
訂正を行い、直交座標上の、あるべき正しい信号が入力
しており、位相誤差抽出器４により位相誤差信号θｎ１
を抽出し、（但しｎは現在の時間、ＮはＮシンボル分の
復号遅延）ランダム雑音を除去する為にループフィルタ
１０を通すと、５０Ｈ２又は６０Ｈｚの位相ジッタ成分
θ′７−Ｎが抽出出来る。
この位相誤差θ′７−Ｎを可変遅延器１１にてＭシンボ
ル分遅延させθ’ｎ−Ｈ−’Ｎを得、これ、仁対応した
位相補正ベクトルをベクトル発生器２にて発生させ、乗
算器１にて受信信号と掛は合わせることにより位相タッ
クを補正する。
ル分遅延させθ’ｎ−Ｈ−’Ｎを得、これ、仁対応した
位相補正ベクトルをベクトル発生器２にて発生させ、乗
算器１にて受信信号と掛は合わせることにより位相タッ
クを補正する。
位相誤差抽出器１，３は上記のようにして位相補正され
た補正誤差を抽出する為に、Ｎシンボル遅延器１′２に
てＮシンボル遅延された信号と、復号器３の出力の正し
い位相の信号とを入力させ、補正誤差ｅ ｎ−Ｎを求め
、遅延量制御回路１４にて、この補正誤差ｅ １１−Ｎ
が最も小さくなるように可変遅延器１１の遅延量Ｍを調
整する。
た補正誤差を抽出する為に、Ｎシンボル遅延器１′２に
てＮシンボル遅延された信号と、復号器３の出力の正し
い位相の信号とを入力させ、補正誤差ｅ ｎ−Ｎを求め
、遅延量制御回路１４にて、この補正誤差ｅ １１−Ｎ
が最も小さくなるように可変遅延器１１の遅延量Ｍを調
整する。
この調整は変復調器のトレーニング中や補正誤差ｅ４−
Ｎがあるしきい値より大きくなった時等に行うことが出
来る。
Ｎがあるしきい値より大きくなった時等に行うことが出
来る。
ここで、Ｎ、Ｍシンボルの遅延量を、第２図に・示す５
ＧＨｚ又は６０Ｈ２の位相ジッタ成分の基本周期をＬ
とし、Ｎ＋Ｍ＝Ｌ／２になるようにすれば、第２図に示
す如く、位相ジッタによる位相誤差と逆位相のものが得
られるので、補正誤差ｅ、１１は最も小さくすることが
出来る。
ＧＨｚ又は６０Ｈ２の位相ジッタ成分の基本周期をＬ
とし、Ｎ＋Ｍ＝Ｌ／２になるようにすれば、第２図に示
す如く、位相ジッタによる位相誤差と逆位相のものが得
られるので、補正誤差ｅ、１１は最も小さくすることが
出来る。
このようにして受信信号の位相ジッタの補正をするが、
可変遅延器１１は１０数タップ程度の遅延回路でよく位
相制御回路の回路規模を小さくすることが出来る。
可変遅延器１１は１０数タップ程度の遅延回路でよく位
相制御回路の回路規模を小さくすることが出来る。
以上詳細に説明せる如く本発明によれば、ｌＯ数タップ
程度の遅延回路である可変遅延器と、其の夕じプ選択回
路からなる遅延量制御回路等からなる簡単な構成で位相
制御回路が構成出来るので、回路規模を小さく出来る効
果がある。
程度の遅延回路である可変遅延器と、其の夕じプ選択回
路からなる遅延量制御回路等からなる簡単な構成で位相
制御回路が構成出来るので、回路規模を小さく出来る効
果がある。
第１図は本発明の実施例の位相制御回路のブロック図、
第２図は位相ジッタの波形及び位相ジッタによる位相誤
差と半周期分遅れた位相誤差との関係を示す図、 第３図は従来例の位相制御回路のブロック図である。 図において、 １は乗算器、 ２はベクトル発生器、 ３は復号器、 ４．１３は位相誤差抽出器、 ５はトランスバー、サル型適応予測フィルタ、６は累算
器、 ７はシフトレジスフ、 ８はタップ係数レジスタ、 ９．１２はＮシンボル遅延器、 １０はループフィルタ、 １１は可変遅延器、 １４は遅延量制御回路を示す。 年 １ 門 峙 一餉 療 ２ｇ１ ｙｌにＷ’ｌＡ’＋し
差と半周期分遅れた位相誤差との関係を示す図、 第３図は従来例の位相制御回路のブロック図である。 図において、 １は乗算器、 ２はベクトル発生器、 ３は復号器、 ４．１３は位相誤差抽出器、 ５はトランスバー、サル型適応予測フィルタ、６は累算
器、 ７はシフトレジスフ、 ８はタップ係数レジスタ、 ９．１２はＮシンボル遅延器、 １０はループフィルタ、 １１は可変遅延器、 １４は遅延量制御回路を示す。 年 １ 門 峙 一餉 療 ２ｇ１ ｙｌにＷ’ｌＡ’＋し
Claims (1)
- 誤り訂正符号の復号器を内蔵する変復調器の受信信号の
位相ジッタを補正する位相制御回路において、誤り訂正
された復号結果を用いて抽出した時間遅れの位相誤差信
号を、可変遅延器で位相ジッタ成分の基本周期の半分に
なるよう更に遅延させ、この半周期遅れた位相誤差を位
相ジッタの補正値とすることで位相ジッタを補正するよ
うにしたことを特徴とする位相制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165246A JPS6143048A (ja) | 1984-08-07 | 1984-08-07 | 位相制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165246A JPS6143048A (ja) | 1984-08-07 | 1984-08-07 | 位相制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143048A true JPS6143048A (ja) | 1986-03-01 |
Family
ID=15808651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165246A Pending JPS6143048A (ja) | 1984-08-07 | 1984-08-07 | 位相制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517533A2 (en) * | 1991-06-06 | 1992-12-09 | Matsushita Electric Industrial Co., Ltd. | Integrate and dump phase demodulator |
-
1984
- 1984-08-07 JP JP59165246A patent/JPS6143048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0517533A2 (en) * | 1991-06-06 | 1992-12-09 | Matsushita Electric Industrial Co., Ltd. | Integrate and dump phase demodulator |
| US5450446A (en) * | 1991-06-06 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Demodulator for digital modulation signals |
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