JPS6139743B2 - - Google Patents
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- JPS6139743B2 JPS6139743B2 JP52048730A JP4873077A JPS6139743B2 JP S6139743 B2 JPS6139743 B2 JP S6139743B2 JP 52048730 A JP52048730 A JP 52048730A JP 4873077 A JP4873077 A JP 4873077A JP S6139743 B2 JPS6139743 B2 JP S6139743B2
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- 238000006243 chemical reaction Methods 0.000 description 5
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- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は静電誘導トランジスタを含む集積回路
に関する。
に関する。
従来の電界効果トランジスタは、接合型，MIS
型のいずれにおいても、ドレイン電流がドレイン
電圧の増加に対して次第に飽和する飽和型の電
流・電圧特性を示す。
型のいずれにおいても、ドレイン電流がドレイン
電圧の増加に対して次第に飽和する飽和型の電
流・電圧特性を示す。
一方、ドレイン電流がドレイン電圧の増加と共
に増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す）が発明され（特公昭52―6076
号，特願昭46―57768号），SITは電界効果トラン
ジスタ（以後FETと称す）に対して次のような
特徴を有している。
に増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す）が発明され（特公昭52―6076
号，特願昭46―57768号），SITは電界効果トラン
ジスタ（以後FETと称す）に対して次のような
特徴を有している。
１ 主動作領域において、ソース・ドレイン間が
パンチスルーしない状態、即ちソース、ゲート
間に空乏状態にならない状態が残つて、キヤリ
ア注入状態が存在し、しかも直列抵抗rsと変換
コンダクタンスGmとの積が１より小になるよ
うに選定された不純物密度並びに諸寸法を有す
ることにより、電流・電圧特性が不飽和特性を
示すこと。
パンチスルーしない状態、即ちソース、ゲート
間に空乏状態にならない状態が残つて、キヤリ
ア注入状態が存在し、しかも直列抵抗rsと変換
コンダクタンスGmとの積が１より小になるよ
うに選定された不純物密度並びに諸寸法を有す
ることにより、電流・電圧特性が不飽和特性を
示すこと。
２ 電流・電圧特性が不飽和特性を示すことによ
り高入力インピーダンス低出力インピーダンス
素子として使用できしかも見掛上の変換コンダ
クタンスgmが大きくとれ歪も小さくできるこ
と。
り高入力インピーダンス低出力インピーダンス
素子として使用できしかも見掛上の変換コンダ
クタンスgmが大きくとれ歪も小さくできるこ
と。
３ 出力電流が大きくとれ、所定の領域に高抵抗
層を用いることにより耐圧を大きくすることが
でき、大電流、高耐圧の大出力用素子が得られ
ること。
層を用いることにより耐圧を大きくすることが
でき、大電流、高耐圧の大出力用素子が得られ
ること。
４ ゲート領域の密度を高不純物密度となし、し
かもゲートの形状を小型にできるので、電極間
容量及びゲート抵抗を減少させることができ、
高周波化、高速度化が計れること、同時に直列
抵抗が小さく設定されることも高周波化、高速
度化を一層有利にしていること。
かもゲートの形状を小型にできるので、電極間
容量及びゲート抵抗を減少させることができ、
高周波化、高速度化が計れること、同時に直列
抵抗が小さく設定されることも高周波化、高速
度化を一層有利にしていること。
５ きわめて広いゲート電圧範囲に亘りまたゲー
ト電圧だけでチヤンネルがピンチオフしてチヤ
ンネル中に電位障壁が現われる状態では、電
流・電圧特性が殆んど指数関数則に従う低電流
領域はもとより直列抵抗rsやドレイン抵抗Rd
の効果により特性が指数関数則からずれ、ほと
んど直線的な特性となる大電流領域まで含めた
きわめて広い、場合によつては10桁以上の電流
範囲にわたり、増幅係数を殆んど一定に保つな
ど、極めて歪の少い動作が行えること。
ト電圧だけでチヤンネルがピンチオフしてチヤ
ンネル中に電位障壁が現われる状態では、電
流・電圧特性が殆んど指数関数則に従う低電流
領域はもとより直列抵抗rsやドレイン抵抗Rd
の効果により特性が指数関数則からずれ、ほと
んど直線的な特性となる大電流領域まで含めた
きわめて広い、場合によつては10桁以上の電流
範囲にわたり、増幅係数を殆んど一定に保つな
ど、極めて歪の少い動作が行えること。
６ 電流値が極めて小さな領域になつても増幅係
数をほとんど一定に保てることから、低電流、
低消費電力状態において、極めて優れたスイツ
チング動作等が行えること。
数をほとんど一定に保てることから、低電流、
低消費電力状態において、極めて優れたスイツ
チング動作等が行えること。
７ 大電流状態の温度特性を負にできることから
熱暴走が起らないこと。また、ほとんど温度特
性を持たない構造設計が行えること。
熱暴走が起らないこと。また、ほとんど温度特
性を持たない構造設計が行えること。
８ 極めて広い動作温度範囲に亘り、たとえば
200℃以上にわたり、増幅係数を一定に保てる
こと。
200℃以上にわたり、増幅係数を一定に保てる
こと。
９ チヤンネル幅を狭くし、チヤンネルの不純物
密度を低くすることにより、ゲート電圧が零で
は殆んど電流が流れず、ゲートに順方向電圧が
加わつて始めて電流が流れるという高速度のス
イツチング動作が行えること。
密度を低くすることにより、ゲート電圧が零で
は殆んど電流が流れず、ゲートに順方向電圧が
加わつて始めて電流が流れるという高速度のス
イツチング動作が行えること。
などというように、SITは大電力、高耐圧、大
電流、低歪、低雑音、低消費電力、高速度動作等
いずれの面においても優れており、その温度特性
をも含めて、従来のバイポーラトランジスタ、電
界効果トランジスタに比べて、優れた面の極めて
多いトランジスタである。個別素子として、又集
積回路用素子としてその優秀さは既に実証され、
各方面に新たな応用分野を切り開いている。
電流、低歪、低雑音、低消費電力、高速度動作等
いずれの面においても優れており、その温度特性
をも含めて、従来のバイポーラトランジスタ、電
界効果トランジスタに比べて、優れた面の極めて
多いトランジスタである。個別素子として、又集
積回路用素子としてその優秀さは既に実証され、
各方面に新たな応用分野を切り開いている。
SITは高入力インピーダンスであることから次
段との直結が行なえ、しかも駆動電力を要しない
こと低出力インピーダンス低雑音であることから
理論電圧振幅を非常に小さくできることのため
に、消費電力を十分小さくできて、かつ集積度を
きわめて高くできる。更に変換コンダクタンスが
大きいことから次段の駆動能力が大きく、フアン
アウト数を多く取れること、チヤンネルを高抵抗
領域とすることから各電極間容量が小さくしかも
殆んど少数キヤリア蓄積効果を持たないことから
高速の動作が行えるなどの特徴を有しているので
SITは特に集積回路に用いるのに適している。
段との直結が行なえ、しかも駆動電力を要しない
こと低出力インピーダンス低雑音であることから
理論電圧振幅を非常に小さくできることのため
に、消費電力を十分小さくできて、かつ集積度を
きわめて高くできる。更に変換コンダクタンスが
大きいことから次段の駆動能力が大きく、フアン
アウト数を多く取れること、チヤンネルを高抵抗
領域とすることから各電極間容量が小さくしかも
殆んど少数キヤリア蓄積効果を持たないことから
高速の動作が行えるなどの特徴を有しているので
SITは特に集積回路に用いるのに適している。
本発明の目的は、新たな構造のSITを一部に使
用した半導体集積回路を提供することにある。
用した半導体集積回路を提供することにある。
以下図面を参照して本発明を詳細に説明する。
第１図ａはバイポーラのコレクタとSITのゲー
トを同一領域とすることによりダイナミツク
RAM（Random Access Memory）を構成するこ
とを示し、第１図ｂは第１図ａの具体例である。
第１図ａに示されるように、相補型のBPTとSIT
のベースとドレイン及びコレクタとゲートがそれ
ぞれ直結された構成になつており、BPTのエミ
ツタがワード線W1，SITのソースがワード線
W2，SITのドレイン（BPTのベース）がビツト
線Ｂである。４１はSITのソース、４３はSITの
ドレイン、４４はSITのゲートでありBPTのコレ
クタ、４４′はSITのMISゲート電極、４５は
BPTのエミツタである。４５′，４１′が図中垂
直方向に走るワード線W1，W2であり、４３は図
中垂直方向には短ざく状になされており図中左右
に走るビツト線Ｂである。４８は高抵抗領域４９
は高不純物密度基板であり、このメモリを高速に
するための構成になつている（特願昭52―27377
号「半導体集積回路」及び特願昭52―47263号
「半導体集積回路」参照）。４６は絶縁層、４７は
絶縁物である。動作を簡単に説明する。
トを同一領域とすることによりダイナミツク
RAM（Random Access Memory）を構成するこ
とを示し、第１図ｂは第１図ａの具体例である。
第１図ａに示されるように、相補型のBPTとSIT
のベースとドレイン及びコレクタとゲートがそれ
ぞれ直結された構成になつており、BPTのエミ
ツタがワード線W1，SITのソースがワード線
W2，SITのドレイン（BPTのベース）がビツト
線Ｂである。４１はSITのソース、４３はSITの
ドレイン、４４はSITのゲートでありBPTのコレ
クタ、４４′はSITのMISゲート電極、４５は
BPTのエミツタである。４５′，４１′が図中垂
直方向に走るワード線W1，W2であり、４３は図
中垂直方向には短ざく状になされており図中左右
に走るビツト線Ｂである。４８は高抵抗領域４９
は高不純物密度基板であり、このメモリを高速に
するための構成になつている（特願昭52―27377
号「半導体集積回路」及び特願昭52―47263号
「半導体集積回路」参照）。４６は絶縁層、４７は
絶縁物である。動作を簡単に説明する。
(イ) スタンバイ
W2，Ｂを電圧V1たとえば＋1V程度にしW1は接
地する。この状態で“１”が記憶されているメモ
リセルでは、浮遊容量Ｃはチヤージされており、
その両端電圧は殆んど＋1Vである。また、“０”
のメモリセルでは、Ｃはデイスチヤージされてお
り、その両端電圧は殆んど０である。
地する。この状態で“１”が記憶されているメモ
リセルでは、浮遊容量Ｃはチヤージされており、
その両端電圧は殆んど＋1Vである。また、“０”
のメモリセルでは、Ｃはデイスチヤージされてお
り、その両端電圧は殆んど０である。
(ロ) 読み出し
読み出すメモリセルのW1とW2を接地し、Ｂに
＋1V加える。このメモリセルの記憶が“１”で
あれば、SITのゲートは殆んど零電位であるか
ら、SITのチヤンネルはピンチオスしており、Ｂ
線に電流は流れない。記憶内容が“０”であれ
ば、SITのゲートは殆んど＋1VであるからSITは
導通状態になりビツト線Ｂに電流が流れる。
＋1V加える。このメモリセルの記憶が“１”で
あれば、SITのゲートは殆んど零電位であるか
ら、SITのチヤンネルはピンチオスしており、Ｂ
線に電流は流れない。記憶内容が“０”であれ
ば、SITのゲートは殆んど＋1VであるからSITは
導通状態になりビツト線Ｂに電流が流れる。
(ハ) 書き込み
メモリセルに“１”を書き込むときは、W1，
W2を接地し、Ｂをたとえば＋1Vにする。SITは
導通状態になり浮遊容量をチヤージする（書き込
み前が“１”であればリフレツシユする）。チヤ
ージによりゲート電圧がピンチオフ電圧になつた
ときSITはオフして書き込みが終る。“０”を書
き込むときは、W2とＢを＋1V，W1をたとえば＋
0.5VとしてBPTを導通してＣをデイスチヤージ
する。
W2を接地し、Ｂをたとえば＋1Vにする。SITは
導通状態になり浮遊容量をチヤージする（書き込
み前が“１”であればリフレツシユする）。チヤ
ージによりゲート電圧がピンチオフ電圧になつた
ときSITはオフして書き込みが終る。“０”を書
き込むときは、W2とＢを＋1V，W1をたとえば＋
0.5VとしてBPTを導通してＣをデイスチヤージ
する。
第１図に他の例を示す。BPTをSIT，FETとす
ることもできる。こうしたメモリセルを必要個数
マトリツクス状に配置することにより所望の
RAMを構成できる。導電型がまつたく反転した
ものでもよいことはいうまでもない。第１図の
SITに第２図ａ，ｂ，ｃの構造のSITもしくはパ
ンチスルーBPTを使うこともできる。接合型及
びMISゲートを同一チヤンネルに対して有するト
ランジスタは、電極間容量が小さくて変換コンダ
クタンスが大きく少数キヤリア蓄積効果が少ない
などのSITの特徴を一層顕著にし、集積回路構成
を容易にする。
ることもできる。こうしたメモリセルを必要個数
マトリツクス状に配置することにより所望の
RAMを構成できる。導電型がまつたく反転した
ものでもよいことはいうまでもない。第１図の
SITに第２図ａ，ｂ，ｃの構造のSITもしくはパ
ンチスルーBPTを使うこともできる。接合型及
びMISゲートを同一チヤンネルに対して有するト
ランジスタは、電極間容量が小さくて変換コンダ
クタンスが大きく少数キヤリア蓄積効果が少ない
などのSITの特徴を一層顕著にし、集積回路構成
を容易にする。
第２図ａ，ｂはゲート構造全体が切り込み部分
に形成されている縦型SITであり、第２図ｃはゲ
ート構造全体が切り込み部分に形成されているパ
ンチスルーしかかつた縦型バイポーラ型トランジ
スタである。
に形成されている縦型SITであり、第２図ｃはゲ
ート構造全体が切り込み部分に形成されているパ
ンチスルーしかかつた縦型バイポーラ型トランジ
スタである。
第２図の各構成では、チヤンネルの一部が接合
ゲートによりかこまれ、残りの部分がMISゲート
でかこまれている。第２図ａでは１１，１２，１
３，１４，１５がそれぞれ、ソース、チヤンネ
ル、ドレイン、ゲート領域、ゲート電極であり、
１１′：１４′はソース電極およびゲート電極、１
６は絶縁層である。第２図ａ，ｂにおいて、チヤ
ンネルはP+領域１４もしくは２４とMISゲート電
極１５もしくは２５によりかこまれている。第２
図ｂはn+基板２１がソース、n+領域２３がドレ
インになる倒立型SITの例である。２２，２６，
２３′，２４′はそれぞれ第２図ａの１２，１６，
１３′，１４′に対応する。ソース、ゲート間容量
を増加させずに直列抵抗rsを減少させ、変換コン
ダクタンスを大きくするためには、ソースに突起
部を設ければよい（51年11月30日出願、「電界効
果トランジスタ」明細書参照）。第４図ｃは低不
純物密度で薄いベース層が拡散電位だけで殆んど
もしくは完全にパンチスルーしたバイポーラ型ト
ランジスタの構造例である。第２図ｃでは、n+
領域１１がエミツタ、１３がコレクタである。第
２図ｃでP-型ベース領域１２，２２に生じる電
位障壁はP+ゲート領域１４，２４とゲート電極
１５，２５とによつて制御される。変形例はこれ
らに限るものでないことは自明であろう。
ゲートによりかこまれ、残りの部分がMISゲート
でかこまれている。第２図ａでは１１，１２，１
３，１４，１５がそれぞれ、ソース、チヤンネ
ル、ドレイン、ゲート領域、ゲート電極であり、
１１′：１４′はソース電極およびゲート電極、１
６は絶縁層である。第２図ａ，ｂにおいて、チヤ
ンネルはP+領域１４もしくは２４とMISゲート電
極１５もしくは２５によりかこまれている。第２
図ｂはn+基板２１がソース、n+領域２３がドレ
インになる倒立型SITの例である。２２，２６，
２３′，２４′はそれぞれ第２図ａの１２，１６，
１３′，１４′に対応する。ソース、ゲート間容量
を増加させずに直列抵抗rsを減少させ、変換コン
ダクタンスを大きくするためには、ソースに突起
部を設ければよい（51年11月30日出願、「電界効
果トランジスタ」明細書参照）。第４図ｃは低不
純物密度で薄いベース層が拡散電位だけで殆んど
もしくは完全にパンチスルーしたバイポーラ型ト
ランジスタの構造例である。第２図ｃでは、n+
領域１１がエミツタ、１３がコレクタである。第
２図ｃでP-型ベース領域１２，２２に生じる電
位障壁はP+ゲート領域１４，２４とゲート電極
１５，２５とによつて制御される。変形例はこれ
らに限るものでないことは自明であろう。
本発明の半導体集積回路は、従来公知の結晶成
長技術（選択成長）、拡散技術（選択拡散）エツ
チング技術（ケミカル及びドライ、選択エツチン
グ）、微細加工技術、イオン注入技術など用いれ
ば製造できる。
長技術（選択成長）、拡散技術（選択拡散）エツ
チング技術（ケミカル及びドライ、選択エツチン
グ）、微細加工技術、イオン注入技術など用いれ
ば製造できる。
本発明の切り込みを設けたSITを含む集積回路
は、不要な電極間容量が小さく少数キヤリア蓄積
効果が少ないなど、高速、低消費電力のメモリと
なりその工業的価値は高い。
は、不要な電極間容量が小さく少数キヤリア蓄積
効果が少ないなど、高速、低消費電力のメモリと
なりその工業的価値は高い。
第１図ａ乃至ｃは本発明のダイナミツクRAM
の一実施例、第２図ａ乃至ｃは本発明に用いるの
に好適なトランジスタ構造の他の例である。
の一実施例、第２図ａ乃至ｃは本発明に用いるの
に好適なトランジスタ構造の他の例である。
Claims (1)
- １ 少なくとも部分的に切り込まれた側壁の少く
とも一部に設けられたゲートと半導体ウエハ表面
に設けられたソースとを含む第１の静電誘導トラ
ンジスタと前記静電誘導トランジスタとは相補型
のバイポーラトランジスタもしくは第２の静電誘
導トランジスタもしくは電界効果トランジスタと
を備えたメモリセルにおいて、前記第１の静電誘
導トランジスタのゲートとドレインとが、それぞ
れ前記相補型トランジスタのコレクタもしくはド
レインとベースもしくはゲートと直結さるべく構
成されたメモリセルを、所要本数のワード用行線
及び所要本数のビツト用列線の行列線から成るマ
トリツクスの交点中、少くとも一部に配置し、前
記第１の静電誘導トランジスタのドレインをビツ
ト線となし、半導体メモリとして動作することを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4873077A JPS5442983A (en) | 1977-04-26 | 1977-04-26 | Semiconductor ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4873077A JPS5442983A (en) | 1977-04-26 | 1977-04-26 | Semiconductor ic |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5442983A JPS5442983A (en) | 1979-04-05 |
| JPS6139743B2 true JPS6139743B2 (ja) | 1986-09-05 |
Family
ID=12811397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4873077A Granted JPS5442983A (en) | 1977-04-26 | 1977-04-26 | Semiconductor ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5442983A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166956A (en) * | 1979-06-15 | 1980-12-26 | Semiconductor Res Found | Semiconductor device |
| JPS5674962A (en) * | 1979-11-21 | 1981-06-20 | Semiconductor Res Found | Semiconductor device |
| JP2681873B2 (ja) * | 1994-03-17 | 1997-11-26 | 大洋薬品工業株式会社 | チザニジンの製造方法 |
-
1977
- 1977-04-26 JP JP4873077A patent/JPS5442983A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5442983A (en) | 1979-04-05 |
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