JPS6139618A - パルス処理方法および処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パルスの重なりの生起時にパルスを処理する
ための方法および回路、特に、シンチレーションガンマ
カメラのような放射検出器から導き出されたパルスを処
理するための方法および回路に関する。

〔従来の技術〕

米国特許第３９８４６８９号明細書には、パルスの重な
りが検出された場合に先行パルスおよび後続の重なりパ
ルスの双方を棄却するための回路を含んでいる高放射能
源用のシンチレーション力メラが記載されている。

［パルス列のパルスを処理するための方法および回路（
Ａ　Ｍｅｔｈｏｄ　ａｎｄ　ａ　Ｃ１ｒｃｕｉｔ　ｆｏ
ｒ　Ｐｒｏｃｅｓｓｉｎｇ　Ｐｕ１ｓｅｓ　ｏｆ　ａ　
Ｐｕ１ｓｅ　Ｔｒａｉｎ）Ｊという名称の１９８３年３
月３日付米国特許出願第４７１９１５号明ｍ書には、パ
ルスの重なりの生起時にパルスを処理するための方法お
よび回路であって、ＲＣ回路内でシミュレートされたパ
ルスすそ部を加算または減算することにより先行パルス
および後続の重なりパルスの双方が処理される方法およ
び回路が記載されている。

「実時間光子計数による放射検出器回路（Ｒａｄｉａｔ
ｉ’ｏｎ　　Ｄｅｔｅｃｔｏｒ　　Ｃ１ｒｃｕｉｔ　　
ｗｉｔｈ　　Ｒｅａｌ　　Ｔｉｍｅ　　ＰｈｏｔｏｎＣ
ｏｕｎｔｉｎｇ）　Ｊという名称の１９８４年３月２６
日付米国特許出願第５９３０２０号明細書には、パルス
の重なりの生起時ムこ実時間光子計数に基づいてパルス
を処理するための方法および回路が記載されている。

〔発明が解決しようとする問題点〕

本発明の目的は、パルスの重なりの生起時にパルスを処
理するための方法および回路であって、先行パルスおよ
び後続の重なりパルスの双方が非常に高い精度で処理さ
れ得る方法および回路を提供することである。

本発明の他の目的は、パルスの重なりの生起時にパルス
を非常に高い精度でディジタルに処理するための方法お
よび回路を提供することである。

本発明の別の目的は、シンチレーションガンマカメラの
ような放射検出器から導き出されたパルスをパルスの重
なりの生起時にパルスを非常に高い精度でディジタルに
処理するための方法および回路を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、パルスの重なりの生起時
にパルスをディジタルに処理するための方法において、 ａ）第１の周波数のサブ周波数である第２の周波数で各
パルスをサンプリングする過程と、ｂ）第１および第２
の周波数に依存してサンプリングの開始時点を測定する
過程と、 Ｃ）サンプルの数を記憶する過程と、 ｄ）第１および第２の周波数に依存して重なりパルスの
開始時点を測定する過程と、 ｅ）サンプリングの開始時点と、重なりパルスの生起以
前の最終パルスまでのパルスのサンプルの記憶された数
と、先にサンプリングされたパルスのサンプルの記憶さ
れた数とに依存して残留すそ部サンプルを加算すること
により重なりパルスに先行する処理されるべき各パルス
を補正する過程と、 ｆ）重なりパルスの測定された開始時点と、重なりパル
スのサンプルの数と、重なりパルスの開始時点以前の先
行パルスのサンプルの数とに依存して先行パルスに加算
されたすそ部パルスを差し引くことにより各重なりパル
スを？ｉｌｉ正する過程と を含んでいることを特徴とするパルス処理方法により達
成される。

また上記目的は、本発明によれば、パルスの重なりの生
起時にパルスを処理するための回路において、 ａ）第１の周波数のサブ周波数である第２の周波数で各
パルスをサンプリングするための手段と、 ｂ）第１および第２の周波数に依存してサンプリングの
開始時点を測定するための手段と、Ｃ）サンプルの数を
記憶するための手段と、ｄ）第１および第２の周波数に
依存して重なりパルスの開始時点を測定するための手段
と、ｅ）サンプリングの開始時点と、重なりパルスの生
起以前の最終パルスまでのパルスのサンプルの記憶され
た数と、先にサンプリングされたパルスのサンプルの記
憶された数とに依存して残留すそ部サンプルを加算する
ことにより重なりパルスに先行する処理されるべき各パ
ルスを補正するための手段と、 ｆ）重なりパルスの測定された開始時点と、重なりパル
スのサンプルの数と、重なりパルスの開始時点以前の先
行パルスのサンプルの数とに依存して先行パルスに加算
されたすそ部パルスを差し引くことにより各重なりパル
スを補正するための手段と を含んでいることを特徴とするパルス処理回路により達
成される。

本発明の特殊な実施例では、第３の周波数が第１の周波
数のサブ周波数として発生され、またサンプリングの開
始時点および重なりパルスの開始時点が第１、第２およ
び第３の周波数に依存して測定される。第３の周波数は
第１の周波数と第２の周波数との間に位置する。

本発明の他の特殊な実施例は、さらに ａ）処理されるべきパルスの生起時に開始パルスを発生
する過程と、 ｂ）開始パルスの生起時に第１のパルス繰り返し周波数
を有する第１のパルス列を発生する過程と、 Ｃ）第１のパルス列から、第１のパルス繰り返し周波数
のサブ周波数である第２のパルス繰り返し周波数を有す
る第２のパルス列を発生する過程と、 ｄ）第２のパルス繰り返し周波数でパルスをサンプリン
グする過程と を含んでいる。

本発明の別の特殊な実施例では、サンプリングの開始時
点が開始パルスの生起時に第１および第２のパルス列の
状態を測定することにより測定され、また重なりパルス
の開始時点が重なりパルスの生起時に第１および第２の
パルス列の状態を測定することにより測定される。また
、パルス重なり信号が重なりパルスの生起時に発生され
、また重なりパルスの開始時点がパルス重なり信号の生
起時に第１および第２のパルス列の状態を測定すること
により測定される。

〔発明の効果〕

本発明による第１および第２の周波数に依存してのパル
スの開始時点の測定は、特に２つの相続くサンプルの間
の重なりパルスの生起時点に関して正確な時間情報を保
証する。これらの環境のもとに、本発明は、パルス重な
りの生起時に先行パルスおよび後続の重なりパルスの双
方が非常に高い精度で処理され得るようにパルスを処理
することを可能にする。すなわち、非常に高い精度での
ディジタルな処理が可能である。従って、本発明は特に
、シンチレーションガンマカメラのような放射検出器か
ら導き出されたパルスをディジタルに処理するために応
用可能である。

〔実施例〕

本発明の上記および他の目的、特徴および利点は以下に
その好ましい実施例を図面により詳細に説明するなかで
明らかになろう。

第１Ａ図および第１Ｂ図には、ディジタルシンチレーシ
ョンガンマカメラが含むそれぞれアナログ回路部分１０
およびディジタル回路部分１２が概要回路図で示されて
いる。

第１Ａ図（前記米国特許第３９８４６８９号明細書の第
２Ａ図に非常に類似している）によれば、アナログ回路
部分１０は（図示されていない）シンチレーション結晶
の後に六角形アレイとして配置されているＮ（たとえば
Ｎ＝１９〜３７）個の光電子増倍管ＰＭＴ−１ないしＰ
ＭＴ−Ｎを含んでいる。光電子増倍管の出力端は通常の
仕方で前置増幅器Ａ１およびしきい増幅器Ａ２を介して
加重抵抗器（たとえばＲ１２ないしＲ３５のみが最初の
３つの光電子増倍管ＰＭＴ−１、ＰＭＴ−２、ＰＭＴ−
３に対して示されている）のマトリクスと接続されてい
る。各前置増幅器Ａ１はキャパシタＣ１およびオーム抵
抗器Ｒ６２、Ｒ６３、Ｒ６４などを有するフィードバッ
クループを含んでいる。

しきい増幅器Ａ２のしきいは増幅器回路Ａ２３、Ｒ４Ｇ
、Ｒ４７、Ｒ４−８、Ｒ４９および動的しきい発生器１
４（第１１図中に一層詳細に示されている）によりしき
い発生器出力端１６を介して調節され得る。動的しきい
発生器１４の入力端１８は、フィードバック抵抗器Ｒ５
２を含む増幅器Ａ２４の出力端と接続されている。増幅
器Ａ２４の出力信号は全エネルギー信号Ｚｓｕｍである
。

増幅器入力信号は抵抗器マトリクスの無しきいエネルギ
ー出力信号Ｚｎｔである。

全エネルギー信号Ｚｓｕｍは出力端２０を有する緩衝増
幅器Ａ２５と信号線２２とにも供給される。緩衝増幅器
Ａ２５の出力端２０におけるエネルギー信号は全体とし
てＥで示されている。

抵抗器マトリクスの出力信号±Ｘ、±Ｙおよび２１は（
フィードバック抵抗器Ｒ１６、Ｒ１７、Ｒ２４、Ｒ２５
、Ｒ３６を有し、またバイアス回路Ａ３、Ｒ１８、Ｒ１
９、Ｒ２０によりバイアスされている）増幅器Ａ４ない
しＡ８を介して、出力端２４．２６にアナログ位置座標
信号ＸおよびＹを、また出力端２８にアナログしきいエ
ネルギー信号Ｚを発生するための加算増幅器Ａ９、Ａ１
０、Ａｌｌに供給される。

第１Ｂ図中に示されているように、加算増幅器Ａ９、Ａ
１０、Ａｌｌの出力端２４．２６．２８における位置座
標信号Ｙ、Ｘおよびしきいエネルギー信号Ｚと緩衝増幅
器Ａ２５の出力端２０におけるエネルギー信号Ｅとは、
それぞれ第１のディジタル積分器３８、第２のディジタ
ル積分器４０、第３のディジタル積分器４２および第４
のディジタル積分器４４の入力端３０．３２．３４およ
び３６に供給される。各ディジタル積分器３８．４０．
４２および４４　（第２図で一層詳細に説明するように
入力アナログ−ディジタル変換器を含んでいる）は積分
器制御回路４６と共に積分器回路を形成する。積分器制
御回路４６は第１の出力バス４８、第２の出力バス５０
および第３の出力バス５２により各ディジタル積分器３
８．４０．４２および４４と接続されている。

積分器３８のディジタルに積分される位置座標信号Ｙｓ
に対する第１および第２の出力端５４．５６と、積分器
４０のディジタルに積分される位置座標信号ＸＳに対す
る第１および第２の出力端５８．６０と、積分器４２の
ディジタルに積分されるしきいエネルギー信号ＺＳに対
する第１および第２の出力端６２．６４と、ディジタル
積分器４４のディジクルに積分されるエネルギー信号Ｅ
、に対する第１および第２の出力端６６．６８とは、乗
算器８６の対応する入力端７０ないし８４と接続されて
いる。乗算器８６の出力端８８は信号処理回路９２の入
力端９０と接続されている。

信号処理回路９２は出力端９４ないし１０２および追加
入力端１０４を含んでいる。

信号処理回路９２の出力端９４および追加入力端１０４
は、マイクロプロセッサ１０６を介して通信のためにシ
ンチレーションガンマカメラ制御ユニット（図示せず）
の正面パネル１０８と接続されている。信号処理回路９
２の出力端９６および９８はゲート１１０を介してディ
ジタル処理および（または）表示ユニット１１２と、ま
た出力端１００および１０２はディジタル−アナログ変
換器１１４を介してアナログ処理および（または）表示
ユニット１１６と接続されている。

乗算器８６はさらに入力端１１８ないし１２８を含んで
いる。入力端１１８．１２０はそれぞれ積分器制御回路
４６の第２の出力バス５０および第３の出力バス５２と
接続されている。入力端１２２．１２４．１２６および
１２８はそれぞれ積分器回路４６の第４の出力バス１３
０、第５の出力ハス１３２、第６の出力バス１３４およ
び第７の出力バス１３６と接続されている。

積分器制御回路４６は、パルス重なり検出器回路１５４
の出力端１４６〜１５２と接続されている入力端１３８
ないし１４４をも含んでいる。パルス重なり検出器回路
１５４の第１の入力端１５６は導線２２を介して増幅器
Ａ２４（第１Ａ図）の出力端と接続されている。従って
、この第１の入力端１５６は第１Ａ図のアナログ回路部
分１０の全エネルギー信号Ｚｓｕｍを受ける。パルス重
なり検出器回路１５４は、積分器制御回路４６の追加出
力端１６２および１６４と接続されている第２の入力端
１５８および第３の入力＃１６０をも含んでいる。

第２図には第１のディジクル積分器３８の内部構造が一
層詳細に示されている。第１Ｂ図中のディジタル積分器
４０．４２および４４はそれぞれ同一の構造を有する。

第２図によれば、積分器３８はアナログ−ディジタル変
換器２００を含んでいる。この積分器はさらにディジタ
ル加算器２０２およびディジタルメモリ装置２０４をも
含んでいる。ディジタルメモリ装置２０４は第１のディ
ジタルレジスタ２゜６、第２のディジタルレジスタ２０
８およびスイッチ２１０　（選択スイッチ）を含んでい
る。

ディジタル加算器２０２は第１のディジタル入力端２１
２および第２のディジタル入力端２１４を含んでいる。

このディジタル加算器はディジタル出力＃２１６をも含
んでいる。

アナログ−ディジタル変換器２００は入力端２１８およ
び出力端２２０を含んでいる。このアナログ−ディジタ
ル変換器は積分入力端２２２をも含んでいる。

第１のディジタルレジスタ２０６はディジタル入力端２
２４、イネーブル入力端２２６およびディジタル出力端
２２８を含んでいる。同様に第２のディジタルレジスタ
２０８はディジクル入力端２３０、イネーブル入力端２
３２およびディジタル出力端２３４を含んでいる。

第２図によれば、アナログ−ディジタル変換器２００の
出力端２２０はディジタル加算器２０２の第１のディジ
タル入力端２１２と接続されている。ディジタル加算器
２０２の第２のディジタル入力端２１４は、スイッチ２
１０がスイッチ位置■にある時、第１のディジタルレジ
スタ２０６のディジタル出力端２２８と接続されている
。ディジタル加算器２０２の第２のディジタル入力端２
１４は、スイッチ２１０がスイッチ位置■にある時、第
２のディジタルレジスタ２０８のディジタル出力端２３
４と接続されている。

ディジタル加算器２０２のディジタル出力端２１６は第
１のディジタルレジスタ２０６のディジタル入力端２２
４と第２のディジタルレジスタ２０８のディジタル入力
端２３０との双方に接続されている。第１のディジタル
レジスタ２０６をイネーブル入力端２２６を介してイネ
ーブルし、かつ第２のディジタルレジスタ２０８をイネ
ーブルしないことにより、第１のディジタルレジスタ２
０６はディジタル加算器２０２からディジタルデータを
受け取る。第２のディジタルレジスタ２０８をイネーブ
ル入力端２３２を介してイネーブルし、かつ第１のディ
ジタルレジスタ２０６をイネーブルしないことにより、
第２のディジタルレジスタ２０８はディジタル加算器２
０２からディジタル情報を受け取る。

第１のディジタルレジスタ２Ｍ；によび第２のディジタ
ルレジスタ２０８は、放射事象の積分のために必要な時
間と一致する時間にわたり、第２の出力バス５０および
第３の出力バス５２を介して積分器制御回路４６により
事象ごとに交互にイネーブルされる。たとえば各ディジ
タルレジスタ２０６．２０８に対するイネーブル時間は
近似的に７００　ｒ＋ｓである。しかし、パスの重なり
が生起している場合には、後で一層詳細に説明するよう
に、それよりも早くに一方のレジスタから他方のレジス
タへの切換が積分器制御回路４６よりトリガされる。

第１のディジクルレジスタ２０６および第２のディジタ
ルレジスタ２０８のディジタル出力端２２８および２３
４はスイッチ２１０により同時に切換えられる。

このことは、第１のディジタルレジスタ２０６がイネー
ブルされている時間中は、第１のディジタルレジスタ２
０６のディジタル出力端２２８がディジタル加算器２０
２の第２のディジタル入力端２１４と接続されているこ
とを意味する。従って、第ルジスタイネーブル時間中の
イネーブルされた第１のディジタルレジスタ２０６のデ
ィジタル出力信号は第２のディジタル入力端２１４を介
してディジタル加算器２０２に供給され、そこで第１の
ディジタル入力端２１２を介してアナログ−ディジタル
変換器２００からディジタル加算器２０２へ供給される
後続のディジタル信号に加算される。

同様に、第２のディジタルレジスタ２０８がイネーブル
される時間中は、このレジスタ２０８のディジタル出力
端２３４はディジタル加算器２０２の第２のディジタル
入力端２１４に切換えられている。いま第２のディジタ
ルレジスタ２０８のディジタル出力信号がディジタル加
算器２０２内でアナログ−ディジタル変換器２００の後
続のディジタル出力信号に加算される。

バス４８を介して積分器制御回路４６により制御される
アナログ−ディジタル変換器２００のサンプルレートは
たとえば３０ＭＨｚ、すなわち正常な重ならない事象に
対して近似的に２１サンプルである。サンプルの数は、
後で一層詳細に説明するように、パルス重なりの検出の
理由で減ぜられ得る。

第１のディジタルレジスタ２０６および第２のディジタ
ルレジスタ２０８のディジタル出力信号ば積分器出力端
５４および５６　（レジスタ読み出し出力端）にも供給
され、その後の処理のためにそこからマルチプレクサ８
６を介して信号処理回路９２に供給される。従って、交
互に、一方のレジスタがディジタル加算器２０２から新
しい情報を供給される時間中に、他方のレジスタはその
読み出し出力端５４または５６を介して読み出され得る
。

第３図には信号処理回路９２が一層詳細に示されている
。第３図によれば、信号処理回路９２はその入力端９．
０と直列に、信号入力端２５２および信号出力端２５４
を有する先入れ先出しメモリ２５０（ＦＴＦＯ）を含ん
でいる。ｌ’１ＦＯ２５０の信号出力端２５４は高速プ
ロセッサ２５８のデータバス入力端２５６と接続されて
いる。高速プロセッサ２５８のデータバス出力端２６０
は位置計算器２６４のデータバス入力端２６２、Ｚ　Ｌ
Ｃ計算器２６８のデータバス入力端２６６および他の先
入れ先出しメモリ２７２（ＦＩＦＯ）のデータバス入力
端２７０と接続されている。位置計算器２６４のデータ
バス出力端２７４およびＺＬＣ計算器２６８のデータバ
ス出力端２７６はバス２７８を介して高速プロセッサ２
５８のデータバス入力端２５６と接続されている。

信号処理回路９２はエネルギー窓メモリ２８０および較
正用の自動ピーク制御ユニット２８２をも含んでいる。

エネルギー窓メモリ２８０は第１のデータバス入力端２
８４、第２のデータバス入力＠２８６およびデータバス
出力端２８８を含んでいる。自動ピーク制御ユニット２
８２はデータバス入力端２９０およびデータバス出力端
２９２を含んでいる。

第３図によれば、エネルギー窓メモリ２８０の第１のデ
ータバス入力端２８４は信号処理回路９２の入力＠１０
４と接続されており、また自動ピーク制御ユニソ）　２
８２の出力端２９２は信号処理回路９２の出力端９４と
接続されている。信号処理回路９２の入力端１０４は高
速プロセッサ２５８の他の入力端２９４にも接続されて
いる。これらの環境のもとに高速プロセッサ２５８、エ
ネルギー窓メモリ２８０および自動ピーク制御ユニット
２８２は、マイクロプロセッサ１０６を介して正面パネ
ル１０８との通信を行い得る。

エネルギー窓メモリの第２のデータ入力端２８６は高速
プロセッサ２５８の追加出力端２９６と接続されている
。自動ピーク制御ユニット２８２のデータバス入力端２
９０は高速プロセッサ２５８のもう１つの出力端２９８
にも接続されている。さらに、エネルギー窓メモリ２８
０のデータバス出力端２８８は高速プロセッサ２５８の
データバス入力端２５６と接続されている。

高速プロセッサ２５８はクロック伝送線３０２を有する
クロック出力端３００をも含んでいる。

ＦＩＦＯ２７２のデータバス出力端３０４は信号処理回
路９２の出力端９８および１０２と接続されている。

第３図による信号処理回路内でＦＩＦＯ２５０はマルチ
プレクサ８６を介して積分器３８．４０．４２および４
４からの出力情報を受け取り、それをデータバス入力端
２５６を介して高速プロセッサ２５８に供給する。デー
タバス出力端２６０から出力されたデータ情報は先ず、
後で第８図および第９図で一層詳細に説明するように、
位置計算および事象補正（パルスが重なる場合）のため
に位置計算器２６４に供給される。位置計算器２６４の
データバス出力端２７４におけるデータ情報は高速プロ
セッサ２５８のデータバス入力端２５６に供給される。

いま高速プロセッサ２５８は、たとえば米国特許第４２
９８９４４号、第４３１６２５７号および第４３２３９
７７号明細書にアナログ処理用として記載されている仕
方でディジタルにエネルギーおよび位置座標直線性を補
正するために、データバス入力端２６６を介してＺＬＣ
計算器２６８にデータ情報を伝達する。ＺＬＣ計算器２
６８の作動の仕方は後で第１０図により一層詳細に説明
する。

ＺＬＣ計算器２６８内でのデータ補正の後に、補正され
たデータは再びＺＬＣ計算器２６８のデータバス出力＠
２７６からデータバス入力端２５６を介して高速プロセ
ッサ２５８に供給される。

高速プロセッサ２５８は次いでデータをデータバス出力
端２６０を介してＦＩＦＯ２７２に供給する。ＦＩＦＯ
２７２からデータは次いで信号処理回路９２の出力端９
８および１０２に供給され、そこからゲート１１０を介
してディジタル処理および（または）表示ユニット１１
２に、またディジタル−アナログ変換器１１４を介して
アナログ処理および（または）表示ユニット１１６に伝
送される。

Ｅエネルギー信号データの各再供給の間に高速プロセッ
サ２５８は、信号データがエネルギー窓メモリ２８０の
（エネルギー範囲に対してディジタル数で記憶されてい
る）エネルギー窓のなかにあるか否かをチェックする。

信号データがエネルギー窓のなかにない場合には、デー
タは無効なものとして棄却される。しかし、信号データ
がエネルギー窓のなかにある場合には、有効な信号デー
タとして以後の処理が行われる。

第４図には積分器制御回路４６の内部構造の一層詳細な
図が示されている。第４図によれば、積分器制御回路４
６は論理開始制御部３２０および１２０Ｍ）ｌｚ発振器
３２２を含んでいる。論理開始制御部３２０は、積分器
制御回路４６の入力端１３８と接続されている入力端３
２４を有する。論理開始回路３２０は第１の出力端３２
６および第２の出力端３２８をも含んでいる。第２の出
力端３２８は積分器制御回路４６の出力端１６２と接続
されている。積分器制御回路４６の入力端１３８、従っ
てまた論理開始回路３２０の入力端３２４における入力
信号は、後で第６図および第７図により一層詳細に説明
するように、生起事象が所与のしきいを越える時に発生
される事象トリガパルスＥＴである。論理開始回路３２
０の第２の出力端３２８における信号、従ってまた積分
器制御回路４６の出力端１６２における信号は、到来す
る事象トリガパルスＥＴに応答して発生されるフィード
バックパルスＦである。フィードバックパルスＦは、後
で第６図および第７図により一層詳細に説明するように
、事象トリガを保持する。

論理開始回路３２０はその第１の出力ｆｉ３２６に開始
パルスＳＴをも発生する。この開始パルスＳＴは、第２
の透過ラッチ３３４および排他的オアゲート３３６と共
に１２０ＭＨｚ発振器３２２の出力信号に対する位相制
御ゲート３３８を形成する第１の透過ラッチ３３２のリ
ード入力端３３０に供給される。論理開始回路３２０の
開始パルスＳＴは入力端３４２を介してイネーブル論理
回路３４０に、サンプルカウンタ３４６のリセット入力
端３４４に、またサブ位相カウントのために第１のレジ
スタ３５０のイネーブル入力端３４８にも供給される。

サンプルカウンタ３４６は、ダウンカウンタ３５６のカ
ウンタ出力端３５４と接続されているカウンタ入力端３
５２を含んでいる。ダウンカウンタ３５６のカウンタ入
力端３５８は排他的オアゲート３３６の出力（１３６０
と接続されている。

ダウンカウンタ３５６は６０Ｍ）ｌｚ部分３６２および
３０ＭＨｚ部分３６４に分割されている。またダウンカ
ウンタ３５６は１２０ＭＨｚ出力端３６６．６０ＭＨｚ
出力端３６８および３０ＭＨｚ出力端３７０を含んでい
る。すべての３つの出力端３６６〜３７０はサブ位相カ
ウントのために第１のレジスタ３５０の対応する１　２
０　ＭＨｚ、　６０　ＭＨｚ、　３０Ｍ）Ｉｚ入力端３
７２．３７４および３７６と接続されている。それらは
サブ位相カウントのために第２のレジスタ３８４の対応
する１２０Ｍ）Ｉｚ、６ＯＭＨｚ、　３０　Ｍｌｌｚ入
力端３７８．３８０および３８２にも接続されている。

サブ位相カウントのための第２のレジスタ３８４のイネ
ーブル入力端３８６は積分器制御回路４６の入力端１４
０と接続されている。この入力端１４０にパルス重なり
検出信号ＰＰがパルス重なりの生起時に現れる。

積分器制御回路４６の入力端１４０はイネーブル論理回
路３４０の入力端３８８にも接続されている。

サンプルカウンタ３４６は第１のカウンタ出力端３９０
および第２のカウンタ出力端３９２を含んでいる。第１
のカウンタ出力端３９０は積分器制御回路４６の出力＠
１６４と接続されている。

サンプルカウンタ３４６は、後で一層詳細に説明するよ
うに、パルス重なりの検出に対する能動化信号ＡＰＰを
発生する。能動化信号ＡＰＲは積分器制御回路４６の出
力端１６４からパルス重なり検出回路１５４に供給され
る。

サンプルカウンタ３４６の第２０カウンタ出力端３９２
はサンプルカウントのための第１のレジスタ３９６の入
力端３９４とサンプルカウントのための第２のレジスタ
４００の入力端３９８とに接続されている。サンプルカ
ウントのための第１のレジスタ３９６は、イネーブル論
理回路３４０の第１の出力端４０４と接続されているイ
ネーブル入力端４０２を有する。同様に、サンプルカウ
ントのための第２のレジスタ４００は、イネーブル論理
回路３４０の第２の出力端４０８と接続されているイネ
ーブル入力端４０６を有する。イネーブル論理回路３４
０の第１の出力端４０４は積分器制御回路４６の制御バ
ス５０にも接続されている。同様に、イネーブル論理回
路３４０の第２の出力端４０８は積分器制御回路４６の
制御バス５２にも接続されている。

サンプルカウントのための各レジスタ３９６および４０
０はそれぞれ出力端４１０．４１２をも有する。サンプ
ルカウントのための第１のレジスタ３９６の出力端４１
０は積分器制御回路４６の出力バス１３０と接続されて
いる。サンプルカウントのための第２のレジスタ４００
の出力端４１２は積分器制御回路４６の出力バス１３２
と接続されている。

ダウンカウンタ３５６の３０ＭＨｚ出力端３５４は積分
器制御面１２３４．６の出力バス４８にも接続されてい
る。さらに、サブ位相カウントのための第１のレジスタ
３５０は、積分器制御回路４６の出力バス１３４と接続
されている出力端４１４を含んでいる。従って、サブ位
相カウントのための第２のレジスタ３８４は、積分器制
御回路４６の出力バス１３６と接続されている出力端４
１６を含んでいる。

積分器制御回路４６は第１の棄却信号Ｄ１に対する入力
端１４２およビ第２の棄却信号Ｄ２に対する入力端１４
４をも含んでいる。棄却信号Ｄ１およびＤ２は、異常な
高いレベル（棄却信号Ｄ１）を有する事象の生起の場合
および比較的低いレベル（棄却信号Ｄ２）を有する事象
の生起の場合にサンプルカウンタ３４６およびサブ位相
カウントのための第１のレジスタ３５１よび第２のレジ
スタ３８４をリセットするための棄却イネーブル回路に
供給される。

第４図で第１の透過ラッチ３３２は信号入力端４２０お
よび信号出力端４２２を含んでいる。従って、第２の透
過ラッチ３３４は信号入力端４２４および信号出力端４
２６を含んでいる。この第２の透過ラッチはリード入力
端４２８をも含んでいる。第１の透過ラッチ３３２の信
号入力端４２０および第２の透過ラッチ３３４の信号入
力端４２４は１２０ＭＨｚ発振器３２２の出力端３２３
と接続されている。第１の透過ラッチ３３２の信号入力
端４２２は排他的オアゲート３３６の第１の入力端４３
０と接続されている。従って、第２の透過ラッチ３３４
の信号入力端４２６は排他的オアゲート３３６の第２の
入力端４３２と接続されている。

第４図による積分器制御回路４６の作動の仕方は下記の
とおりである。

前記のように、（ノイズ消去のための）しきいレベルを
越える各放射事象は事象トリガパルスＥＴを発生する。

事象トリガパルスＥＴは論理開始制御部３２０をトリガ
して、開始パルスＳＴを発生する。

位相制御ゲート３３８は、第１の透過ラッチ３３２の出
力端４２２における信号が常に第２の透過ラッチ３３４
の出力端４２６における信号と逆であるように作動する
。事象トリガパルスＥＴに応答して開始パルスＳＴが第
１の透過ラッチ３３２のリード入力端３３０に現れると
、位相制御ゲート３３８は１２０ＭＨｚ発振器３２２の
出力信号に対して導通状態となり、従って１２０　ＭＨ
ｚ発振器３２２の次の位相変化は発振器パルス極性に無
関係に排他的オアゲート３３６の出力端３６０に正の縁
を生じさせる。このことは、ダウンカウンタ３５６が常
に事象トリガパルスＥＴの生起時に同一の初期条件で開
始することを意味する。初期条件の時間情報しま、論理
開始制御部３２０の開始パルスＳＴによりイネーブル入
力６３４８でイネーブルされているサブ位相カウントの
ための第１のレジスタ３５０のなかに記憶される。

ダウンカウンタ３５６の出力端３５４における３０ＭＨ
ｚ出力信号は積分器制御回路４６の出力バス４８を介し
てディジタル積分器３８〜４４内のアナログ−ディジタ
ル変換器２００に転送される。

それによりアナログ−ディジタル変換器２００は３０Ｍ
Ｈｚレートで到来事象をサンプリングする。

このレートは前記のように事象あたり約２１サンプルを
意味する。

ダウンカウンタ３５６の３０ＭＨｚ出力信号はカウンタ
入力端３５２を介してサンプルカウンタ３４６にも供給
される。特定の数のカウント、たとえば１０カウントの
後に、サンプルカウンタ３４Ｇはその第１のカウンタ出
力端３９０にパルス重なり検出のための能動化信号ＡＰ
Ｐを発生する。

いまパルス重なり検出器回路１５４はパルス市なりを検
出するべくイネーブルされている。

論理開始制御部３２０の開始パルスＳＴは事象トリガパ
ルスＥＴの生起時には常にリセット入力端３４４を介し
てサンプルカウンタ３４６をリセットする。同時に開始
パルスＳＴが、入力端３４２を介してイネーブル論理回
路３４０をトリガして、出力端４０４または４０８にイ
ネーブル信号を発生させる。たとえば、第１の事象トリ
ガパルスＥＴの生起時における第１の開始パルスＳＴは
イネーブル論理回路３４０をトリガして、第１の出力端
４０４にイネーブル信号を生じさせ、また第２の事象ト
リガパルスＥＴの生起時における第２の開始パルスＳＴ
はイネーブル論理回路３４０をトリガして、第２の出力
端４０８にイネーブル信号を生じさせ、また第３の事象
トリガパルスＥＴの生起時における第３の開始パルスＳ
Ｔはイネーブル論理回路３４０をトリガして、第１の出
力端４０４に再びイネーブル信号を生じさせる（以下同
様）。第１の出力端４０４および第２の出力端４０８に
交互にイネーブル信号を発生させることにより、各ディ
ジタル積分器３８〜４４内の第１のレジスタ２０６およ
び第２のレジスタ２０８が出力バス５０および５２を介
して交互にイネーブルされ、また前記のように入力端２
２６および２３２をイネーブルする。相応して、各ディ
ジタル積分器３８ないし４４内のスイッチ２１０が交互
に位置■から位置■へ切換えられる。

またイネーブル論理回路３４０の出力端４０４および４
０８におけるイネーブル信号は、イネーブル入力端４０
２＃よび４０６を介してサンプルカウントのための第１
のレジスタ３９６および第２のレジスタ４００をもイネ
ーブルして、交互に入力端３９４および３９８を介して
サンプルカウンタ３４６からカウント情報を受け取る。

たとえば、第１の事象に対しては第１のレジスタ３９６
が、第２の事象に対しては第２のレジスタ４００が、第
３の事象に対しては再び第１のレジスタ３９６がサンプ
ルカウンタ３４６からカウント情報を受け取る（以下同
様）。レジスタ３９６および４９９内の内容は積分器制
御回路４６の出力バス１３０およびマルチプレクサ８６
の出カバ゛ス１３２を介して信号処理回路９２ＦＩＦＯ
の要求に応じて交互に読み出され得る。

イネーブル論理回路３４０は、パルスの重なりが生起し
ないかぎり、事象ごとに（１つの事象の積分のために近
似的に必要とされる時間である）７００　ｎｓの開作動
する。

第２の事象が第１の事象に重なって、パルス重なり検出
能動化信号ＡＰＲが積分器制御回路４６の出力端１６４
に生ずる場合には、パルス重なり検出信号ｐｐｆＪ＜積
分器制御回路４６の入力端１４０に供給される。パルス
重なり検出信号ＰＰは入力端３８８を介してイネーブル
論理回路３４０をトリガして、イネーブル信号出力状況
を変更する。たとえば、パルス重なり検出信号ＰＰの生
起時にイネーブル信号がイネーブル論理回路３４０の第
１の出力端４０４に発生されていれば、イネーブル論理
回路３４０は第１の出力端４０４から第２の出力端４０
８へ切換ねって、第１の出力端４０４の代わりに第２の
出力端４０８にイネーブル信号を発生する。従って、各
ディジタル積分器３８ないし４４内の第１のレジスタ２
０６はディスエーブルされた状態となり、代わりに第２
のレジスタ２０８がイネーブルされた状態となる。すな
わち各ディジタル積分器内のスイッチ２１０が位置Ｉか
ら位置■へ切換えられる。いま加算器２０２のディジタ
ル出力信号が第２のレジスタ２０８に供給され、また第
２のレジスタ２０８の出力信号がスイッチ２１０を介し
て積分のために加算器２０２の第２のディジタル入力端
２１４に再供給される。

イネーブル論理回路３４０と同時にパルス重なり検出信
号ＰＰはイネーブル入力端３８６を介してサブ位相カウ
ントのために第２のレジスタ３８４をもイネーブルして
、パルス重なり検出信号ＰＰの生起の時点での出力端３
６６．３６８および３７０におけるダウンカウンタ３５
６の出力状況を記憶する。重なり事象が低い振幅レベル
に留まれば、棄却信号Ｄ２が積分器制御回路４６の入力
端１４４に発生され、またサンプルカウンタ３４６およ
びサブ位相カウント用の第２のレジスタ３８４がリセッ
トされて、後続の第２の（無効な）事象を棄却する。し
かし、先行のく有効な）事象は信号処理回路９２の位置
計算器２６４内で正常な仕方で処理され続ける。

上記の環境のもとに、重なりが生起していない場合には
各ディジタル積分器３８．４０．４２および４４の第１
のレジスタ２０６がそれぞれ第１の事象のディジタル情
報ＹＳＩ、ＸＳＩ、Ｚ　ＳｌおよびＥ　Ｓｌを記憶し、
また第２のレジスタ２０８がそれぞれ後続の第２の事象
のディジタル情報ＹＳ２、ＸＳ２、Ｚ　Ｓ２およびＥＳ
□を記憶する。相応して、第１のレジスタ３９６は、第
１の事象に属するサンプルカウンタ３４６のサンプルカ
ウントを含んでいる。第２のレジスタ４００は、第２の
事象に属するサンプルカウンタ３４６のサンプルカウン
トを含んでいる。サブ位相カラン１〜用の第１のレジス
タ３５０は第１および第２の事象の開始時点を記憶する
。

パルスの重なりが生起している場合には、サブ位相カウ
ント用の第２のレジスタ３８４は、パルス重なり検出信
号ＰＰの生起の時間を記憶する。

それ故、サブ位相カウント用の第２のレジスタ３８４の
出力端４１６の出力信号は、第２の事象の第１の事象へ
の重なりの正確な開始時点に関する時間情報を含む。

パルスの重なりが生起している場合には、レジスタ２０
６．２０８．３９６および４．００の状態は前記のよう
にパルス重なり検出信号ＰＰの生起の時点でイネーブル
論理回路３４０により変更されている。ディジタル積分
器３８．４０゛、４２および４４の第１のレジスタ２０
６内に記憶されている情報は表面カウントのために第１
のレジスタ３５０内に記憶された開始時点から後続の重
なり事象の開始時点まで第１の事象の情＠Ｙ、１、ＸＳ
ｔ、ＺＳＩおよびＥｓ＋と一致している。積分器制御回
路４６のサンプルカウントのための第１のレジスタ３９
６は、後続の重なり事象の開始時点よりも以前の各ディ
ジタル積分器３８．４０．４２および４４内のアナログ
−ディジタル変換器２００の最終サンプルの数を含んで
いる。ディジタル積分器３８．４０．４２および４４内
の第２のレジスタ２０８は先行の第１の事象のすそ部（
波尾）のカットオフと同時に第２の重なり事象のディジ
タル情報ＹＳ２、ＸＳ２、Ｚ　５２およびＥ　Ｓ２を記
憶し始める。相応して、積分器制御回路４６の第２のレ
ジスタ４００はサンプルカウントのための第１のレジス
タ３９６内に記憶された最終カウントに続くサンプルカ
ウンタ３４６のカウントから初めて、重なり事象に対す
るカラン１〜の数と先行事象のカットオフすそ部とを記
憶し始める。

前記のパルス重なり状況は第５図に一層詳細に示されて
いる。第５図には時間ｔに関係して放射事象Ｐの形状が
示されている。第１の事象Ｐ１に重なって第２の事象Ｐ
２が続いている。ノイズしきいはＴＨで示されている。

事象トリガパルスＥＴは時点τ１で発生され、またパル
ス重なり検出信号ＰＰは時点τ２で発生される。時点τ
１は積分器制御回路４６のサブ位相カウントのための第
１のレジスタ３５０内に記憶される。時点τ２は積分器
制御回路４６のサブ位相カウントのための第２のレジス
タ３８４内に記憶される。前記のように、信号ｙｓ＋、
Ｘ　Ｓｌ、Ｚ　ＳｌおよびＥＳＩはディジタル積分器３
８〜４４の第１のレジスタ２０６内に記憶される。相応
して、信号Ｙｓ２、Ｘ　Ｓ２、Ｚ　Ｓ２およびＥＳ２は
ディジタル積分器３８〜４４の第２のレジスタ２０８内
に記憶され始める。カウント数Ｎ１は積分器制御回路４
６の第１のレジスタ３９６内に記憶され、またカウント
数Ｎ２は第２のレジスタ４００内に記憶され始める。

第５図に示されているように、各事象は２１（固のサン
プルＳ１ないし３２１に分割されている。

第１の事象Ｐ１の場合には、時点τ１でのパルス重なり
検出信号ＰＰの生起よりも以前の最終サンプルは番号Ｓ
１２を付されているサンプルである。この番号は積分器
制御回路４６のサンプルカウントのための第１のレジス
タ３９６内に記憶される。第１３番目のサンプルＳ１３
は第１の事象Ｐ１のすそ部Ｔを含む重なり事象Ｐ２の最
初のサンプルである。

カットオフすそ部Ｔを有する第１の事象Ｐ１のＹＳ＋、
ＸＳＩおよびＺ　Ｓｌ信号情報は位置計算器２６４によ
る第１の事象Ｐ１の座標位置Ｙ　ＰＩ−Ｙ　Ｓｌ／Ｚ、
１およびＸ　ｐ＋　＝　Ｘ　ｓ＋　／　Ｚ　ｓ＋の比計
算のために十分である。しかし、エネルギー信号Ｅｓ＋
に関する情報は不完全である。それにもかかわらず、事
象Ｐ１の正しいエネルギー信号ＥＰＩが、事象ＰＩに先
行する事象Ｐｏの先に記憶されたサンプルを加算するこ
とにより位置計算器２６４内で容易に再構成され得る。

これらの環境のもとに、カットオフすそ部Ｔが、正しい
エネルギー信号Ｂｐを計算するために位置計算器２６４
内で事象Ｐ１のエネルギー信号ＥＳＩに加算される。

重なり事象Ｐ２は相応に補正され得る。いま、事象Ｐ１
のＥＳＩに加算されるすそ部Ｔのサンプルは重なり事象
Ｐ２のＥＳ２から差し引かれる。差し引き開始のための
正確な時点はτ２により与えられている。

後で第８図および第９図により一層詳細に説明するよう
に、各事象Ｐに対して位ぼ座標信号Ｘ。

およびｙｐが第１の計算サイクルで計算され、またエネ
ルギー信号ＢＰが続く第２のサイクルで計算される。

第６図には、第１Ｂ図中のパルス重なり検出器回路１５
４の内部構造の一層詳細な回路図が示されている。第６
図によれば、パルス重なり検出器回路１５４は事象検出
器４５０、パルス重なり検出器４５２、高レベル検出器
４５４およびパルス重なり低レベル検出器４５６を含ん
でいる。

第６図によるパルス重なり検出器回路１５４の内部構造
の一層詳細な回路図が第７図に示されている。

第７図によれば、入力ｆｉ１５６における信号Ｚｓｕｍ
は、ノイズしきいＴＨを越える事象に対するしきい増幅
器４８０に供給される。しきい増幅器４８０の出力信号
はゲート４８２および４８４を介して事象トリガパルス
ＥＴを発生する。フィードバック信号Ｆは増幅器４８６
を介してゲート４８２に供給される。事象トリガパルス
ＥＴはフィードバック信号Ｆにより、しきい増幅器４８
０の入力端における事象が再びノイズしきいＴＨ以下に
低下するまで保持される。すなわち信号Ｚｓｕｍは、エ
ミッタでキャパシタ４９０の一方の電極と接続されてい
るトランジスタ４８８のベースに供給される。キャパシ
タ４９０の他方の電極は増幅器４９２およびゲート４９
４および４９６を介してパルス重なり検出信号ＰＰに対
する出力端１４８と接続されている。キャパシタ４９０
は増幅器４９８およびトランジスタ５００を介してパル
ス重なり検出に対する能動化信号ＡＰＰによりバイアス
されている。パルスの重なりが生起している場合には、
先行の事象に重なる事象が、能動化信号ＡＰＰが既にキ
ャパシタ４９０に与えられている場合にキャパシタ４９
０内に生ずる電位変化により検出される。キャパシタ４
９０内の電位変化の結果として直ちに出力端１４８にパ
ルス重なり検出信号ＰＰが生ずる。

こうして信号Ｚｓｕｍが、米国特許第３９８４６８９号
明細書の第１２欄および第１３欄に記載されているもの
と類似の構造を有する高レベル差動弁別器５０２に供給
される。高レベル差動弁別器５０２はゲート５０４と共
に、棄却されなければならない高レベル事象に対する高
レベル検出器を形成する。

最後に、信号Ｚｓｕｍは、しきい増幅器５０８およびゲ
ート５１０と共にパルス重なり低レベル検出器４５６を
形成するトランジスタ５０６のベースにも供給される。

次に第８図を参照すると、第３図中の位置計算器２６４
の一層詳細な回路図が示されている。入力線５３０．５
３２および５３４は集合して位置計算器２６４のデータ
バス入力端２６２を形成する。相応に、出力線５３６．
５３８および５４０は位置計算器２６４のデータバス出
力端２７４を形成する。

入力線５３０は第１のラッチ５４４の入力端５４２と接
続されている。入力線５３２は第２のラッチ５４８の入
力端５４６と接続されている。入力線５３４は、入力線
５３０と接続されている第２の入力端５５４を有するマ
ルチプレクサ５５２の第１の入力端５５０と接続されて
いる。マルチプレクサ５５２の出力端５５６は第３のう
・ノチ５６０の入力＠５５８と接続されている。

第１、第２および第３のラッチ５４４．５４８および５
６０はそれぞれ出力端５６２．５６４および５６６を有
する。第１のラッチ５４４の出力端５６２は第１の乗算
器５７０の第１の入力端５６８と接続されている。第２
のラッチ５４８の出力端５６４は第２の乗算器５７４の
第１の入力端５７２と接続されている。第３のラッチ５
６０の出力端５６６は第２のＲＯＭ５７８の入力端５７
６、ゲート５８２の入力端５８０および第２のＲＯＭの
入力端５８４と接続されている。

第１の乗算器５７０は、デコーダ５９２の出力端５９０
と接続されている第２の入力端５８８を含んでいる。ま
た、第２の乗算器５７４は、デコーダ５９２の出力ｆｉ
５９０と接続されている第２の入力端５９４を含んでい
る。

デコーダ５９２は第１、第２、第３および第４の入力端
５９６．５９８．６００および６０２を含んでいる。第
１の入力端５９６はゲート５８２の出力＃６０４と接続
されている。第２の入力端５９８は第２のＲＯＭ５８６
の第１の出力端６０６と接続されている。第３の入力端
６００は第２のＲＯＭ５８６の第２の出力端６０８と接
続されている。最後に、第４の入力端６０２は第１のＲ
０Ｍ５７Ｂの出力端６１０と接続されている。

第１の乗算器５７０の出力端６１２は第１の出カグー１
−６１６の入力端６１４と接続されている。相応に、第
２の乗算器５７４の出力端６１８は第２の出力ゲート６
２２の入力端６２０および第３の出力ゲート６２６の入
力端６２４と接続されている。第１の出力ゲート６１６
は、位置計算器６２８の出力線５３６と接続されている
出力端６２８を含んでいる。相応に、第２の出力ゲート
６２２は、位置計算器６２８の出力線５３８と接続され
ている出力端６３０を含んでおり、また第３の出力ゲー
ト６２６は、位置計算器６２８の出力線５４０と接続さ
れている出力端６３２を含んでいる。

次に、第８図による位置計算器２６４の作動の仕方を第
９図により説明する。

第１の事象Ｐ１を処理するための第１のサイクルＣＹＩ
では、Ｚ　Ｓｌが位置計算器２６４の入力線５３４に供
給され、Ｘ　Ｓｌが入力線５３２に供給され、またＹＳ
Ｉが入力線５３０に供給される。信号Ｚ　ｓ＋はマルチ
プレクサ５５２および第３のラッチ５６０を通じて、入
力端５８０を介してゲート５８２へ、また入力端５７６
を介して第１のＲＯＭ５７８へ転送される。信号Ｚ　Ｓ
ｌはゲート５８２を通過してデコーダ５９２に入り、次
いでデコーダ５９２の出力端５９０から乗算器５７４お
よび第３のゲート６２６を介して位置計算器２６４の出
力線５４０に供給される。第１のＲＯＭ５７８内では逆
信号１　／　Ｚ　ｓ＋が信号Ｚ　Ｓｌから形成される。

逆信号１　／　Ｚ　ｓ＋はデコーダ５９２を介して第１
の乗算器５７０の第２の入力端５８８および第２の乗算
器５７４の第２の入力端５９４に供給される入力線５３
０上の信号ＹＳＩは第１のラッチ５４４を介して第１の
乗算器５７０の第１の入力端５６８へ転送される。相応
に、入力線５３２上の信号Ｘ　Ｓｌは第２のラッチ５４
８を介して第２の乗算器５７４の第２の入力端５７２へ
転送される。

第１の乗算器５７０は信号ＹＳＩに第１のＲＯＭ５７８
内の逆信号１　／　Ｚ　ｓ＋を乗算する。相応に、第２
の乗算器５７４は信号Ｘ　Ｓｌに逆信号１／Ｚｓ１を乗
算する。第１の乗算器５７０の出力信号ＹＰＩ−Ｙ　ｓ
＋　／　Ｚ　ｓ＋は第１のゲート６１６を介して位置計
算器２６４の出力線５３６に供給される。相応に、第２
の乗算器５７４の出力信号Ｘ　ｐ＋　＝　Ｘ　ｓ＋　／
Ｚ　Ｓｌは第２のグー１−６２２を介して位置計算器２
６４の出力線５３８に供給される。

第１の事象Ｐ１を処理するための第２のサイクルＣＹ２
では、信号τ１、Ｎ１およびＮＯが入力線５３４、マル
チプレクサ５５２および第３のラッチ５６０を介して第
１のＲＯＭ５８６に入力端５８４を介して供給される。

第２のＲＯＭ５８６は、パルスの重なりが生起している
場合のカウントを補正するためのルックアップテーブル
を含んでいる。いまの場合には、第２の事象Ｐ２が第２
の事象Ｐ１に重なっているので、パルスの重なりが生起
している。これらの環境のもとでは、τ２から出発して
カウントが位置計算器２６４の入力線５３２上の信号Ｅ
　ｓ＋に加算されなければならない。この目的で、第２
のＲＯＭ５８６が第１の出力端６０６にすそ部補正信号
を発生し、この信号がデコーダ５９２を介して第２の乗
算器５７４の第２の入力ｆｉ５９４に供給される。第２
のラッチ５４８を介して第２の乗算器５７４の第１の入
力端５７２に供給される信号ＥＳＩはすそ部補正信号を
乗算され、また補正された信号ＥＰＩが第２の乗算器５
７４から第２の出力ゲート６２２を介して位置計算器２
６４の出力線５３８に供給される。

入力線５３０上の信号Ｚ　Ｓｌは第１のラッチ５４４、
第１の乗算器５７０および第１の出力ゲート６１６を介
して位置計算器２６４の出力線５３６に供給される。

第１の事象ＰＩに重なって時点τ２で開始する第２の事
象Ｐ２に対しては、位置座標信号Ｘｐ２＝Ｘ　Ｓ２／　
Ｚ　Ｓ２およびＹ　Ｐ２　＝　Ｘ　Ｓ２　／　Ｚ　Ｓ２
が、事象Ｐ１のＸ円およびＹＰＩに対して先に説明した
仕方と同−の仕方で第１のサイクルＣＹＩ内で計算され
る。しかし、いま信号Ｅｓ２は、事象Ｐ１のＥｓ＋にこ
の事象のサイクルＣＹＺ内で加算された追加カウントを
差し引くことにより補正されなければならない。この目
的で、マルチプレクサ５５２および第３のラッチ５６０
を介して第２のＲＯＭ５８６に供給される信号τ２、Ｎ
２、Ｎ１に関係して、第２のＲＯＭ５８６がその出力端
にすそ部差し引きのために信号Ｅ　Ｓ２に対する補正信
号を発生する。この補正信号はデコーダ５９２を介して
第２の乗算器５７４に供給される。第２の乗算器５７４
は、入力線５３２および第２のラッチ５４８を介して第
２の乗算器５７４に供給された信号Ｅ　Ｓ２に第２のＲ
ＯＭ５８６の補正信号を乗算する。第２の乗算器５７４
の補正された出力信号ＥＰ２は第２のゲート６２２を介
して位置計算器２６４の出力線５３８に供給される。入
力線５３０上の信号Ｚ、２は再び第１のラッチ５４４、
第１の乗算器５７０および第１のゲート６１６を介して
位置計算器２６４の出力線５３６に供給される。

出力線５３６．５３８および５４０上のすべての出力信
号は位置計算器２６４のデータバス出力端２７４から高
速プロセッサ２５８のデータバス入力端２５６に供給さ
れる。高速プロセッサ２５８は次いで第１の事象Ｐ１に
対する信号ＹＰＩ、Ｘ、ｌおよびＥＰＩおよび第２の事
象Ｐ２に対する信号ＹＰ２、ＸＰ２およびＥＰ）をデー
タバス出力端２６０およびデータバス入力端２６６を介
してＺＬ補正のためのＺＬＣ計算器２６８に供給する。

ＺＬＣ計算器２６８の一層詳細な回路図が第１０図に示
されている。

第１０図によれば、入力線６５０．６５２および６５４
は集合してＺＬＣ計算器２６８のデータバス入力端２６
６を形成する。従って、出力線６５６．６５８および６
６０はＺＬＣ計算器２６８のデータバス出力端２７６を
形成する。第１の入力線２５０は信号ＹＰを、第２の入
力線６５２は信号Ｘ、を、また第３の入力線６５４は信
号Ｅｐを供給される。

入カラソチ６６２を通過後に信号ＹｐおよびＸ、はＺマ
ツプゲート６６８の入力端６６４および６６６に供給さ
れる。Ｚマツプゲート６６８は第１の出力ゲート６７０
および第２の出力ゲート６７２を介してＺＬＣ計算器２
６８の出力線６５６および６５８への信号ＹＰおよびＸ
、の転送を許す。

こうして信号ＹｐおよびＸ、はそれぞれＺマツプＲＯＭ
６７４、ＬＣＹ−ＲＯＭ６７６、Ｉ−ＣＸ−ＲＯＭ６７
８、ＬＣＹゲート６８０、ＬＣＸゲート６８２、ＬＣＬ
Ｙゲート６８４、ＬＣＬＸゲート６８６およびＬＸＬＹ
乗算器６８８に供給される。

入力線６５４上の信号ＢＰはラッチ６６２を介してＬＣ
ゲート６９０、Ｚマツプゲート６９２およびＬＣｆ　　
（Ｂ）ＲＯＭ６９４に供給される。

スケールファクタ用のＬＣゲートは全体として参照符号
６９６を付されている。すべての要素６９０ないし６９
６は第１０図中に示されている仕方で第１の乗算器６９
８、第２の乗算器７００、第１および第２のＬＣラッチ
７０２および７０４、第１および第２のＬＣゲート７０
６および７０８、Ｚマツプゲート７１０および第１、第
２および第３のゲート６７０．６７２および７１２によ
りＺＬＣ計算器２６８の出力線６５６．６５８および６
６０と接続されている。

ＬＣゲート６９０は直線性補正の間にＢＰの通過を許す
。ＺマツプＲＯＭ６７４はエネルギー補正係数を含んで
いる。Ｚマツプゲート６９２はエネルギー補正のための
Ｅ、の転送を許す。ＬＣＹゲート６８０はＹ、直線性補
正のためのＹＰの転送を許す。Ｙ、補正のための係数は
ＬＣＹ−ＲＯＭ６７６内に記憶されている。ＬＣＸゲー
ト６８２は直線性補正のためにＸＰ倍信号転送する。Ｘ
Ｐ補正のための係数はＬＣＸ−ＲＯＭ内に記憶されてい
る。

ＬＣＬＹゲート６８４およびＬＣＬＸゲート６８６は内
挿ファクタによる補正のために信号ＹＰおよびＸＰを転
送する。最後にＬ　Ｘ　Ｌ　Ｙ乗算器６８８は内挿ファ
クタに対するクロス積ＬＸ−ＬＹを発生する。

すべての補正はアナログ信号に対して米国特許第４２９
８９４４Ｘ＋、第４−３１６２５７号および第４３２３
９７７号明細書に記載されているものと同一のアルゴリ
ズムに従ってディジタルに実行される。

エネルギーＦ、Ｐは第２の乗算器７００により第１のサ
イクルで補正される。補正された信号ＲＰＣが（エネル
ギー窓チェックの結果）有効である場合には、位置座標
信号ｙｐおよびＸＰがそれぞれ第２の乗算器７００およ
び第１の乗算器６９８により第２のサイクルで補正され
る。すべての補正された信号Ｙ　ＰＣ，Ｘ　ＰＣ，ＲＰ
ＣはＺＬＣ計算器２６Ｂのデータバス出力＠２７Ｇから
高速プロセッサ２５８にデータバス入力端２５６を介し
て供給される。次いで高速プロセッサ２５８が補正され
た信号Ｙｐｃ−，Ｘ　ＰＣＸＥ　ｐｃをＦＩＦＯ２７２
を介して、その後の処理および（または）表示のために
読み出す。

最後に第１１図には第１Ａ図中のグイナミソクしきい発
生器の内部構造の一層詳細な回路図が示されている。

以上においては本発明を特定の好ましい実施例について
説明してきたが、本発明はこれらの実施例に限定される
ものではなく、本発明の範囲内にて種々の変形が可能で
あることは当業者にとって明らかであろう。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明によるディジタルシン
チレーションガンマカメラのそれぞれアナログ回路部分
およびディジタル回路部分の概要回路図、第２図は第１
Ｂ図中に示されているディジタル積分器の内部構造の一
層詳細な回路図、第３図は第１Ｂ図中の信号処理回路の
内部構造の一層詳細な回路図、第４図は第１Ｂ図中に示
されている積分器制御回路の内部構造の一層詳細な回路
図、第５図はパルス重なり状況を示すパルス図、第６図
は第１Ｂ図中のパルス重なり検出器回路の内部構造の一
層詳細な回路図、第７図は第６図によるパルス重なり検
出回路の内部構造の一層詳細な回ｌｉ￥）図、第８図は
第３図中の位置計算器の一層詳細な回路図、第９図は第
８図の位置計算器内で処理される情報を示す図、第１０
図は第３図中のＺＬＣ計算器の内部構造の一層詳細な回
路図、第１１図は第１Ａ図中の動的しきい値発生器の内
部構造の一層詳細な回路図である。

Claims (1)

1. 【特許請求の範囲】 １）パルスの重なりの生起時にパルスを処理するための
   方法において、 ａ）第１の周波数のサブ周波数である第２の周波数で各
   パルスをサンプリングする過程と、ｂ）第１および第２
   の周波数に依存してサンプリングの開始時点を測定する
   過程と、 ｃ）サンプルの数を記憶する過程と、 ｄ）第１および第２の周波数に依存して重なりパルスの
   開始時点を測定する過程と、 ｅ）サンプリングの開始時点と、重なりパルスの生起以
   前の最終パルスまでのパルスのサンプルの記憶された数
   と、先にサンプリングされたパルスのサンプルの記憶さ
   れた数とに依存して残留すそ部サンプルを加算すること
   により重なりパルスに先行する処理されるべき各パルス
   を補正する過程と、 ｆ）重なりパルスの測定された開始時点と、重なりパル
   スのサンプルの数と、重なりパルスの開始時点以前の先
   行パルスのサンプルの数とに依存して先行パルスに加算
   されたすそ部パルスを差し引くことにより各重なりパル
   スを補正する過程と を含んでいることを特徴とするパルス処理方法。 ２）第１の周波数のサブ周波数として第３の周波数を発
   生する過程と、第１、第２および第３の周波数に依存し
   てサンプリングの開始時点および重なりパルスの開始時
   点を測定する過程とをも含んでいることを特徴とする特
   許請求の範囲第１項記載の方法。 ３）第３の周波数が第１の周波数と第２の周波数との間
   に位置することを特徴とする特許請求の範囲第２項記載
   の方法。 ４）さらに、 ａ）処理されるべきパルスの生起時に開始パルスを発生
   する過程と、 ｂ）開始パルスの生起時に第１のパルス繰り返し周波数
   を有する第１のパルス列を発生する過程と、 ｃ）第１のパルス列から、第１のパルス繰り返し周波数
   のサブ周波数である第２のパルス繰り返し周波数を有す
   る第２のパルス列を発生する過程と、 ｄ）第２のパルス繰り返し周波数でパルスをサンプリン
   グする過程と を含んでいることを特徴とする特許請求の範囲第１項記
   載の方法。 ５）サンプリングの開始時点が開始パルスの生起時に第
   １および第２のパルス列の状態を測定することにより測
   定され、また重なりパルスの開始時点が重なりパルスの
   生起時に第１および第２のパルス列の状態を測定するこ
   とにより測定されることを特徴とする特許請求の範囲第
   ４項記載の方法。 ６）重なりパルスの生起時にパルス重なり信号を発生す
   る過程と、パルス重なり信号の生起時に第１および第２
   のパルス列の状態を測定することにより重なりパルスの
   開始時点を測定する過程とをも含んでいることを特徴と
   する特許請求の範囲第５項記載の方法。 ７）第１のパルス列から第１のパルス繰り返し周波数の
   サブ周波数である第３のパルス繰り返し周波数を有する
   第３のパルス列を発生する過程と、開始パルスの生起時
   に第１、第２および第３のパルス列の状態を測定するこ
   とによりサンプリングの開始時点を測定し、かつ重なり
   パルスの生起時に第１、第２および第３のパルス列の状
   態を測定することにより重なりパルスの開始時点を測定
   する過程とをも含んでいることを特徴とする特許請求の
   範囲第４項記載の方法。 ８）第３のパルス繰り返し周波数が第１のパルス繰り返
   し周波数と第２のパルス繰り返し周波数との間に位置す
   ることを特徴とする特許請求の範囲第７項記載の方法。 ９）パルスの重なりの生起時にパルスを処理するための
   回路において、 ａ）第１の周波数のサブ周波数である第２の周波数で各
   パルスをサンプリングするための手段と、 ｂ）第１および第２の周波数に依存してサンプリングの
   開始時点を測定するための手段と、ｃ）サンプルの数を
   記憶するための手段と、ｄ）第１および第２の周波数に
   依存して重なりパルスの開始時点を測定するための手段
   と、ｅ）サンプリングの開始時点と、重なりパルスの生
   起以前の最終パルスまでのパルスのサンプルの記憶され
   た数と、先にサンプリングされたパルスのサンプルの記
   憶された数とに依存して残留すそ部サンプルを加算する
   ことにより重なりパルスに先行する処理されるべき各パ
   ルスを補正するための手段と、 ｆ）重なりパルスの測定された開始時点と、重なりパル
   スのサンプルの数と、重なりパルスの開始時点以前の先
   行パルスのサンプルの数とに依存して先行パルスに加算
   されたすそ部パルスを差し引くことにより各重なりパル
   スを補正するための手段と を含んでいることを特徴とするパルス処理回路。 １０）第１の周波数のサブ周波数として第３の周波数を
   発生するための手段と、第１、第２および第３の周波数
   に依存してサンプリングの開始時点および重なりパルス
   の開始時点を測定するための手段とをも含んでいること
   を特徴とする特許請求の範囲第９項記載の回路。 １１）前記手段が第１の周波数と第２の周波数との間の
   第３の周波数を発生するべく設計されていることを特徴
   とする特許請求の範囲第１０項記載の回路。 １２）さらに、 ａ）処理されるべきパルスの生起時に開始パルスを発生
   するための手段と、 ｂ）開始パルスの生起時に第１のパルス繰り返し周波数
   を有する第１のパルス列を発生するための手段と、 ｃ）第１のパルス列から、第１のパルス繰り返し周波数
   のサブ周波数である第２のパルス繰り返し周波数を有す
   る第２のパルス列を発生するための手段と、 ｄ）第２のパルス繰り返し周波数でパルスをサンプリン
   グするための手段と を含んでいることを特徴とする特許請求の範囲第９項記
   載の回路。 １３）開始パルスの生起時に第１および第２のパルス列
   の状態を測定することによりサンプリングの開始時点を
   測定し、また重なりパルスの生起時に第１および第２の
   パルス列の状態を測定することにより重なりパルスの開
   始時点を測定するための手段を含んでいることを特徴と
   する特許請求の範囲第１２項記載の回路。 １４）重なりパルスの生起時にパルス重なり信号を発生
   するための手段と、パルス重なり信号の生起時に第１お
   よび第２のパルス列の状態を測定することにより重なり
   パルスの開始時点を測定するための手段とをも含んでい
   ることを特徴とする特許請求の範囲第１２項記載の回路
   。 １５）第１のパルス列から第１のパルス繰り返し周波数
   のサブ周波数である第３のパルス繰り返し周波数を有す
   る第３のパルス列を発生するための手段と、開始パルス
   の生起時に第１、第２および第３のパルス列の状態を測
   定することによりサンプリングの開始時点を測定し、か
   つ重なりパルスの生起時に第１、第２および第３のパル
   ス列の状態を測定することにより重なりパルスの開始時
   点を測定するための手段とをも含んでいることを特徴と
   する特許請求の範囲第１４項記載の回路。 １６）前記手段が第１のパルス繰り返し周波数と第２の
   パルス繰り返し周波数との間の第３のパルス繰り返し周
   波数を発生するべく設計されていることを特徴とする特
   許請求の範囲第１５項記載の回路。 １７）各パルスをサンプリングするための手段が、ａ）
   第１の周波数に対する発振器と、 ｂ）発振器の第１の周波数をダウンカウントすることに
   より第２の周波数を発生するため発振器と接続されてい
   るダウンカウンタと、 ｃ）サンプル周波数としての第２の周波数に従ってパル
   スをディジタル化するためダウンカウンタと接続されて
   いるアナログ−ディジタル変換器と を含んでいることを特徴とする特許請求の範囲第９項記
   載の回路。 １８）アナログ−ディジタル変換器が、信号をディジタ
   ルに積分するための積分器回路の部分であり、積分器回
   路が、 ａ）アナログ−ディジタル変換器のディジタル出力信号
   に対する第１のディジタル入力端を有するディジタル加
   算器と、 ｂ）加算器のディジタル出力端と接続されているディジ
   タル入力端を有し、また加算器の第２のディジタル入力
   端と接続されているディジタル出力端を有するディジタ
   ル記憶手段と、 ｃ）加算器のディジタル出力端から記憶手段に供給され
   る各ディジタル信号が、加算器の第１のディジタル入力
   端に現れる後続のディジタル信号に加算されるべく、記
   憶手段のディジタル出力端から加算器の第２のディジタ
   ル入力端に再供給されるように、記憶手段を制御するた
   めの積分器制御手段と を含んでいることを特徴とする特許請求の範囲第１７項
   記載の回路。 １９）サンプリングの開始時点および重なりパルスの開
   始時点を測定するための手段が、さらにａ）第１のパル
   ス繰り返し周波数を有する第１のパルス列を発生する発
   振器と、 ｂ）第１のパルス列から第１のパルス繰り返し周波数の
   サブカウントである第２のパルス繰り返し周波数を有す
   る第２のパルス列を発生するため発振器と接続されてい
   るダウンカウンタと、ｃ）サンプリングの開始時点で第
   １および第２のパルス列の状態を記憶するためダウンカ
   ウンタと接続されている第１のレジスタと、 ｄ）重なりパルスの開始時点で第１および第２のパルス
   列の状態を記憶するためダウンカウンタと接続されてい
   る第２のレジスタと を含んでいることを特徴とする特許請求の範囲第９項記
   載の回路。 ２０）ダウンカウンタが、発振器の第１のパルス繰り返
   し周波数をダウンカウントすることにより第１のパルス
   繰り返し周波数と第２のパルス繰り返し周波数との間に
   位置する第３のパルス繰り返し周波数を有する第３のパ
   ルス列を発生するべく設計されており、また第１のレジ
   スタがサンプリングの開始時点で第１、第２および第３
   のパルス列の状態を記憶するためダウンカウンタと接続
   されており、また第２のレジスタが重なりパルスの開始
   時点で第１、第２および第３のパルス列の状態を記憶す
   るためダウンカウンタと接続されていることを特徴とす
   る特許請求の範囲第１９項記載の回路。 ２１）発振器が１２０ＭＨｚ発振器であり、またダウン
   カウンタが複合された６０ＭＨｚおよび３０ＭＨｚダウ
   ンカウンタであり、６０ＭＨｚが第３のパルス繰り返し
   周波数、また３０ＭＨｚが第２のパルス繰り返し周波数
   であることを特徴とする特許請求の範囲第２０項記載の
   回路。 ２２）さらに、 ａ）各サンプルの開始時に開始パルスを発生するための
   論理開始制御部と、 ｂ）発振器とダウンカウンタとの間に接続されており、
   また開始パルスの生起時に発振器の第１のパルス列をダ
   ウンカウンタにスイッチングするべく設計されている開
   始パルス入力端を有するゲートと を含んでいることを特徴とする特許請求の範囲第１９項
   記載の回路。 ２３）ゲートが、 ａ）リード入力端、信号入力端および出力端を有する第
   １の透過ラッチと、 ｂ）リード入力端、信号入力端および出力端を有する第
   ２の透過ラッチと、 ｃ）第１および第２の入力端および出力端を有する排他
   的オアゲートと を含んでいる位相制御ゲートであり、第１の透過ラッチ
   のリード入力端が論理開始制御部の開始パルスに対する
   出力端と接続されており、第１および第２の透過ラッチ
   の信号入力端が第１のパルス列に対する発振器の出力端
   と接続されており、第１の透過ラッチの出力端が排他的
   オアゲートの第１の入力端と接続されており、第２の透
   過ラッチの出力端が排他的オアゲートの第２の入力端と
   接続されており、また排他的オアゲートの出力端が発振
   器の第１のパルス列に対するダウンカウンタの入力端と
   接続されていることを特徴とする特許請求の範囲第２２
   項記載の回路。 ２４）各サンプルの開始時に開始パルスを発生するため
   の論理開始制御回路をも含んでおり、また第１のレジス
   タが、第１、第２および第３のパルス列の状態が開始パ
   ルスの生起時に記憶されるように、開始パルスに対する
   イネーブル入力端を含んでいることを特徴とする特許請
   求の範囲第１９項記載の回路。 ２５）重なりパルスの生起時にパルス重なり検出信号を
   発生するための手段をも含んでおり、また第２のレジス
   タが、第１、第２および第３のパルス列の状態がパルス
   重なり検出信号の生起時に記憶されるように、重なりパ
   ルスに対するイネーブル入力端を含んでいることを特徴
   とする特許請求の範囲第１９項記載の回路。 ２６）サンプルを記憶するための手段が、 ａ）各パルスをサンプリングするための手段と接続され
   ているサンプルカウンタと、 ｂ）サンプルカウントを記憶するためサンプルカウンタ
   と接続されている記憶手段と を含んでいることを特徴とする特許請求の範囲第９項記
   載の回路。 ２７）記憶手段がサンプルカウンタのサンプルカウント
   を交互に記憶するため第１および第２のレジスタを含ん
   でいることを特徴とする特許請求の範囲第２６項記載の
   回路。 ２８）さらに、 ａ）各サンプリングの開始時に開始パルスを発生するた
   めの論理開始制御部と、 ｂ）重なりパルスの生起時にパルス重なり検出信号を発
   生するための手段と、 ｃ）第１のレジスタのイネーブル入力端と接続されてい
   る第１のイネーブル信号出力端と第２のレジスタのイネ
   ーブル入力端と接続されている第２のイネーブル信号出
   力端とを有するイネーブル論理回路と を含んでおり、イネーブル論理回路が、開始パルスおよ
   びパルス重なり検出信号の生起に従って第１および第２
   のイネーブル出力端に交互にイネーブル信号を発生する
   べく設計されていることを特徴とする特許請求の範囲第
   ２７項記載の回路。 ２９）重なりパルスに先行する処理されるべき各パルス
   を補正するための手段と各重なりパルスを補正するため
   の手段とが、 ａ）残留すそ部サンプルに従う補正信号に対するルック
   アップテーブルを含んでおり、また入力端および出力端
   を有する記憶手段と、 ｂ）パルスに補正信号を乗算するため、記憶手段の出力
   端と接続されている第１の入力端と、補正されるべき各
   パルスと接続されている第２の入力端とを有する乗算器
   手段と を含んでおり、記憶手段の入力端が、サンプリングの開
   始時点、重なりパルスの開始時点、重なりパルスの生起
   以前の最終サンプルまでのパルスのサンプルの記憶され
   た数、先にサンプリングされたパルスのサンプルの数お
   よび重なりパルスのサンプルの数を受け入れるべく設計
   されており、またルックアップテーブルがサンプルの開
   始時点および記憶された数に依存して補正信号を供給す
   るべく設計されていることを特徴とする特許請求の範囲
   第９項記載の回路。 ３０）サンプルを記憶するための手段が、 ａ）各パルスをサンプリングするための手段と接続され
   ているサンプルカウンタと、 ｂ）サンプルカウントを記憶するためサンプルカウンタ
   と接続されており、また出力端を有する記憶手段と を含んでおり、サンプルカウント記憶手段の出力端が補
   正信号に対する記憶手段の入力端と接続されていること
   を特徴とする特許請求の範囲第２９項記載の回路。 ３１）サンプリングの開始時点および重なりパルスの開
   始時点を測定するための手段が、さらにａ）第１のパル
   ス繰り返し周波数を有する第１のパルス列を発生する発
   振器と、 ｂ）第１のパルス列から第１のパルス繰り返し周波数の
   サブカウントである第２および第３のパルス繰り返し周
   波数を有する第２および第３のパルス列を発生するため
   発振器と接続されているダウンカウンタと、 ｃ）サンプリングの開始時点で第１、第２および第３の
   パルス列の状態を記憶するためダウンカウンタと接続さ
   れており、また出力端を有する第１のレジスタと、 ｄ）重なりパルスの開始時点で第１、第２および第２の
   パルス列の状態を記憶するためダウンカウンタと接続さ
   れており、また出力端を有する第２のレジスタと を含んでおり、第１および第２のレジスタの出力端が補
   正信号に対する記憶手段の入力端と接続されていること
   を特徴とする特許請求の範囲第２９項記載の回路。 ３２）放射事象に対する放射検出器において、ａ）シン
   チレーション結晶に入射する放射事象に従ってシンチレ
   ーション事象を発生するシンチレーション結晶と、 ｂ）シンチレーション事象を相応のアナログ電気信号に
   変換するためシンチレーション結晶と接続されている手
   段と、 ｃ）パルスの重なりの生起時にパルスを処理するための
   パルス処理回路であって、 ｃ１）第１の周波数のサブ周波数である第２の周波数で
   各パルスをサンプリングするための手段と、 ｃ２）第１および第２の周波数に依存してサンプリング
   の開始時点を測定するための手段と、 ｃ３）サンプルの数を記憶するための手段と、ｃ４）第
   １および第２の周波数に依存して重なりパルスの開始時
   点を測定するための手段と、 ｃ５）サンプリングの開始時点、重なりパルスの開始時
   点、重なりパルスの生起以前の最終サンプルまでのパル
   スのサンプルの記憶された数および先にサンプリングさ
   れたパルスのサンプルの数に依存して残留すそ部サンプ
   ルを加算することにより、重なりパルスに先行する処理
   されるべき各パルスを補正するための手段と、 ｃ６）重なりパルスの測定された開始時点、重なりパル
   スのサンプルの数および重なりパルスの開始時点以前の
   先行パルスのサンプルの数に依存して、先行パルスに加
   算されたすそ部パルスを差し引くことにり各重なりパル
   スを補正するための手段と を含んでいるパルス処理回路と を含んでいることを特徴とする特許請求の範囲第９項記
   載の回路。 ３３）シンチレーションガンマカメラを含んでおり、ま
   たシンチレーション事象を相応のアナログ電気信号に変
   換するための手段が、第１および第２の位置座標信号お
   よび少なくとも１つの全エネルギー信号を発生するため
   の手段を含んでおり、また重なりパルスに先行する各パ
   ルスを補正するための手段および重なりパルスを補正す
   るための手段が全エネルギー信号を補正するべく設計さ
   れていることを特徴とする特許請求の範囲第３２項記載
   の回路。