JPS613284A - 信号積分方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号を積分するための方法および積分器回路
、特にシンチレーションガンマカメラのような放射検出
器から導き出された信号を積分するための方法および積
分器回路に関する。

〔従来の技術〕

米国特許第３９８４６８９号明細書には、各アナログ位
置座標信号および各アナログエネルギー信号に対してア
ナログ積分器回路を含んでいる高放射能源用のシンチレ
ーションカメラが記載されている。

［放射検出器用のデュアル積分器（Ｄｕａｌ　Ｉｎｔｅ
ｇｒａｔｏｒ　ｆｏｒ　ａ　Ｒａｄｉａｔｉｏｎ　Ｄｅ
ｔｅｃｔｏｒ）　Ｊという名称の米国特許出願第３７６
０９３号明細書には、各アナログ信号に対する交互に切
換可能な積分器を含んでいる類似のアナログ積分器回路
が示されている。

米国特許第３９０４５３０号明細書には、各位置座標信
号に対してアナログ−ディジタル変換器を含んでいるシ
ンチレーションカメラが示されている。しかし、ディジ
タル化した信号は積分されない。積分は、行われるにし
ても、ディジタル化に先立って行われる。

〔発明が解決しようとする問題点〕

本発明の目的は、信号をディジタルに積分するための方
法および積分器回路を得ることである。

本発明の他の目的は、シンチレーションガンマカメラの
ような放射検出器から導き出された信号をディジタルに
積分するための方法および積分器回路を得ることである
。

〔問題点を解決するための手段〕

この目的は、本発明によれば、信号をディジタルに積分
するための方法において、 ａ）１１分されるべきディジタル信号をディジタル加算
器に供給し、それによりディジタル加算器出力信号を発
生する過程と、 ｂ）各ディジタル加算器出力信号を記憶する過程と、 Ｃ）記憶された各ディジタル加算器出力信号をディジタ
ル加算器に再供給する過程と、ｄ）再供給された記憶さ
れた各ディジタル加算器出力信号を積分のために加算器
に供給された後続のディジタル信号に加算する過程とを
含んでいることを特徴とする信号積分方法により達成さ
れる。

また上記目的は、本発明によれば、信号をディジタルに
積分するための積分器回路において、ａ）積分されるべ
きディジタル信号に対する第１のディジタル入力端と第
２のディジタル入力端とディジタル出力端とを有するデ
ィジタル加算器と、 ｂ）加算器のディジタル出力端と接続されているディジ
タル入力端を有し、かつ加算器の第２のディジタル入力
端と接続されているディジタル出力端を有するディジタ
ル記憶手段と、Ｃ）加算器のディジタル出力端から記憶
手段に供給された各ディジタル信号が、加算器の第１の
ディジタル入力端に現れる後続のディジタル信号に加算
されるべく、記憶手段のディジタル出力端から加算器の
第２のディジタル入力端に再供給されるように加算器お
よび記憶手段を制御するための積分器制御手段と を含んでいることを特徴とする積分器回路により達成さ
れる。

〔発明の効果〕

本発明による方法および積分器回路は高速ディジタル積
分を可能にし、従ってまた特にシンチレーションガンマ
カメラのような放射検出器に応用可能である。好ましい
実施態様では、アナログ信号は高速アナログ−ディジタ
ル変換器によりディジタル化されてから本発明により積
分され得る。

シンチレーションカメラのような放射検出器の場合、積
分前のサンプルレートが積分後のサンプルレート（たと
えば事象あたり１サンプル）と比較して遥かに高い（た
とえば事象あたり近似的に２０サンプル）ので、微分直
線性がアナログ−ディジタル変換器により事情化され得
る。

（実施例） 本発明の上記および他の目的、特徴および利点は以下に
その好ましい実施例を図面により詳細に説明するなかで
明らかになろう。

第１Ａ図には、ディジタルシンチレーションガンマカメ
ラに含まれるアナログ回路部分１０、第】Ｂ図にはディ
ジタル回路部分１２が概要回路図で示されている。

第１Ａ図（前記米国特許第３９８４６８９号明細書の第
２Ａ図に非窩に類似している）によれば、アナログ回路
部分１０は（図示されていない）シンチレーション結晶
の後に六角形アレイとして配置されているＮ（たとえば
Ｎ−１９〜３７）個の光電子増倍管ＰＭＴ−１ないしＰ
ＭＴ−Ｎを含んでいる。光電子増倍管の出力端は通常の
仕方で前置増幅器ＡＩおよびしきい増幅ａＡ２を介して
加重抵抗器（たとえば単にＲ１２ないしＲ３５が最初の
３つの光電子増倍管ＰＭＴ−１、ＰＭＴ−２、ＰＭＴ−
３に対して示されている）のマトリクスと接続されてい
る。各前置増幅器Ａ１はキャ云シタＣ１およびオーム抵
抗器Ｒ６２、Ｒ６３、Ｒ６４などを有するフィードバッ
クループを含んでいる。

しきい増幅器Ａ２のしきいは増幅器回路Ａ２３、Ｒ４６
、Ｒ４７、Ｒ４８、Ｒ４９および動的しきい発生器１４
（第１１図中に一層詳細に示されている）によりしきい
発生器出力端１６を介して副筒され得る。動的しきい発
生器１４の入力端１８は、フィードバンク抵抗器Ｒ５２
を含む増幅器Ａ２４の出力端と接続されている。増幅器
Ａ２４の出力信号は全エネルギー信号Ｚｓｕｍである。

増幅器入力信号は抵抗器マトリクスの無しきいエネルギ
ー出力信号Ｚｎｔである。

全エネルギー信号Ｚｓｕｍは出力端２０を有する緩衝増
幅器Ａ２５と信号線２２とにも供給される。緩衝増幅器
Ａ２５の出力端２０におけるエネルギー信号は全４体と
してＥで示されている。

抵抗器マトリクスの出力信号±Ｘ、±Ｙおよび２１は（
フィードバンク抵抗器Ｒ１６、Ｒ１７、Ｒ２４、Ｒ２５
、Ｒ３６を有し、またバイアス回路Ａ３、Ｒ１８、Ｒ１
９、Ｒ２０によりバイアスされている）増幅器Ａ４ない
しＡ８を介して、出力端２４．２６にアナログ位置座標
信号、ＸおよびＹを、また出力端２８にアナログしきい
エネルギー信号２を発生するための加算増幅器Ａ９、Ａ
１０、Ａｌｌに供給される。

第１Ｂ図中に示されているように、加算増幅器Ａ９、Ａ
１０、Ａｌｌの一出力端２４．２６．２８における位置
座標信号Ｙ、Ｘおよびしきいエネルギー信号Ｚと緩衝増
幅器Ａ２５の出力端２０におけるエネルギー信号Ｅとは
、それぞれ第１のディジタル積分器３８、第２のディジ
タル積分器４０、第３のディジタル積分器４２および第
４のディジタル積分器４４の入力端３０．３２．３４お
よび３６に供給される。各ディジタル積分器３８．４０
．４２および４４（第２図で一層詳細に説明するように
入力アナログ−ディジタル変換器を含んでいる）は積分
器制御回路４６と共に積分器回路を形成する。積分器制
御回路４６は第１の出力バス４８、第２の出力バス５０
および第３の出力バス５２により各ディジタル積分器３
８．４０．４２および４４と接続されている。

積分器３８のディジタルに積分される位置座標信号ＹＳ
に対する第１および第２の出力端５４．５６と、積分器
４０のディジタルに積分される位置座標信号Ｘｓに対す
る第１および第２の出力端５８．６０と、積分器４２の
ディジタルに積分されるしきいエネルギー信号ＺＳに対
する第１および第２の出力端６２．６４と、ディジタル
積分器４４のディジタルに積分されるエネルギー信号Ｅ
。

に対する第１および第２の出力端６６．６８とは、乗算
器８６の対応する入力端７０ないし８４と接続されてい
る。乗算器８６の出力端８８は信号処理回路９２の入力
端９０と接続されている。信号処理回路９２は出力端９
４ないし１０２および追加入力端１０４を含んでいる。

信号処理回路９２の出力端９４および追加入力端１０４
は、マイクロプロセッサ１０６を介して通信のためにシ
ンチレーションガンマカメラ制御ユニット（図示せず）
の正面パネル１０８と接続されている。信号処理回路９
２の出力端９６および９８はゲート１１０を介してディ
ジタル処理および（または）表示ユニット１１２と、ま
た出力端１００および１０２はディジタル−アナログ変
換器１１４を介してアナログ処理および（または）表示
ユニット１１６と接続されている。

乗算器８６はさらに入力端１１８ないし１２８を含んで
いる。入力端１１Ｂ、１２０はそれぞれ積分器制御回路
４６の第２の出力バス５０および第３の出力バス５２と
接続されている。入力端１２２．１２４．１２６および
１２８はそれぞれ積分器回路４６の第４の出力バス１３
ｏ１第５の出力バス１３２、第６の出力バス１３４およ
び第７の出力バス１３６と接続されている。

積分器制御回路４６は、バルス重なり検出器回路１５４
の出力端１４６〜１５２と接続されている入力端１３８
ないし１４４をも含んでいる。バルス重なり検出器回路
１５４の第１の入力端１５６は導線２２を介して増幅器
Ａ２４（第１Ａ図）の出力端と接続されている。従って
、この第１の入力端１５６は第１Ａ図のアナログ回路部
分１０の全エネルギー信号Ｚｓｕｍを受ける。バルス重
なり検出器回路１５４は、積分器制御回路４６の追加出
力端１６２および１６４と接続されている第２の入力端
１５８および第３の入力端一１６０をも含んでいる。

第２図には第１のディジタル積分器３８の内部構造が一
層詳細に示されている。第１Ｂ図中のディジタル積分器
４０．４２および４４はそれぞれ同一の構造を有する。

第２図によれば、積分器３８はアナログ−ディジタル変
換器２００を含んでいる。この積分器はさらにディジタ
ル加算器２０２およびディジタルメモリ装置２０４をも
含んでいる。ディジタルメモリ装置２０４は第１のディ
ジタルレジスタ２０６、第２のディジタルレジスタ２０
８およびスイッチ２１０（選択スイッチ）を含んでいる
。

ディジタル加算器２０２は第１のディジタル入力６１Ａ
２１２および第２のディジタル入力端２１４を含んでい
る。このディジタル加算器はディジタル出力端２１６を
も含んでいる。

アナログ−ディジタル変換器２００は入力端２１８およ
び出力端２２０を含んでいる。このアナログ−ディジタ
ル変換器は積分入力端２２２をも含んでいる。

第１のディジタルレジスタ２０６はディジタル入力端２
２４、イネーブル入力端２２６およびディジタル出力端
２２８を含んでいる。同様に第２のディジタルレジスタ
２０８けディジタル入力端２３０、イネーブル入力端２
３２およびディジタル出力端２３４を含んでいる。

第２図によれば、アナログ−ディジタル変換器２００の
出力端２２０はディジタル加算器２０２の第１のディジ
タル入力端２１２と接続されている。ディジタル加算器
２０２の第２のディジタル入力端２１４は、スイッチ２
１０がスイッチ位置Ｉにある時、第１のディジタルレジ
スタ２０６のディジタル出力端２２８と接続されている
。ディジタル加算器２０２の第２のディジタル入力端２
１４は、スイッチ２１０がスイッチ位置■にある時、第
２のディジタルレジスタ２０８のディジタル出力端２３
４と接続されている。

ディジタル加算器２０２のディジタル出力端２１６は第
１のディジタルレジスタ２０６のディジタル入力端２２
４と第２のディジタルレジスタ２０８のディジタル入力
端２３０との双方に接続されている。第１のディジタル
レジスタ２０６をイネーブル入力端２２６を介してイネ
ーブルし、かつ第２のディジタルレジスタ２０８をイネ
ーブルしないことにより、第１のディジタルレジスタ２
−０６はディジタル加算器２０２からディジタルデータ
を受は取る。第２のディジタルレジスタ２０８をイネー
ブル入力端２３２を介してイネーブルし、かつ第１のデ
ィジタルレジスタ２０６をイネ−プルしないことにより
、第２のディジタルレジスタ２０８はディジタル加算器
２０２がらディジタル情報を受は取る。

第１のディジタルレジスタ２０６および第２のディジタ
ルレジスタ２０８は、放射事象の積分のために必要な時
間と一致する時間にわたり、第２の出力バス５０および
第３の出力バス５２を介して積分器制御回路４６により
事象ごとに交互にイネーブルされる。たとえば各ディジ
タルレジスタ２０Ｇ、２０８に対するイネーブル時間は
近位的に７００　ｎｓである。しかし、バスの重なりが
生起している場合には、後で一層詳細に説明するように
、それよりも早くに一方のレジスタから他方のレジスタ
への切換が積分器制御回路４６よりトリガされる。

第１のディジタルレジスタ２０６および第２のディジタ
ルレジスタ２０８のディジタル出力端２２８および２３
４はスイッチ２１０により同時に切換えられる。

このことは、第１のディジタルレジスタ２０６がイネー
ブルされている時間中は、第１のディジタルレジスタ２
０６のディジタル出力端２２８がディジタル加算器２０
２の第２のディジタル入力端２１４と接続されているこ
とを意味する。従って、第ルジスタイネーブル時間中の
イネーブルされた第１のディジタルレジスタ２０６のデ
ィジタル出力信号は第２のディジタル入力端２１４を介
してディジタル加算器２０２に供給され、そこで第１の
ディジタル入力端２１２を介してアナログ−ディジタル
変換器２００からディジタル加算ａ２０２へ供給される
後続のディジタル信号に加算される。

同様に、第２のディジタルレジスタ２０８がイネーブル
される時間中は、このレジスタ２０８のディジタル出力
端２３４はディジタル加算器２゜２の第２のディジタル
入力端２１４に切換えられている。いま第２のディジタ
ルレジスタ２０８のディジタル出力信号がディジタル加
算器２０２内でアナログ−ディジタル変換器２００の後
続のディジタル出力信号に加算される。

バス４８を介して積分器制御回路４６により制御される
アナログ−ディジタル変換器２００のサンプルレートは
たとえば３０ＭＨｚ、すなわち正常な重ならない事象に
対して近イ以的に２１サンプルである。サンプルの数は
、後で一層詳細に説明するように、バルス重なりの検出
の理由で減ぜられ得る。

第１のディジタルレジスタ２０６および第２のディジタ
ルレジスタ２０８のディジタル出力信号は積分器出力端
５４および５６　（レジスタ読み出し出力端）にも供給
され、その後の処理のためにそこからマルチプレクサ８
６を介して信号処理回路９２に供給される。従って、交
互に、一方のレジスタがディジタル加算器２０２から新
しい情報を供給される時間中に、他方のレジスタはその
読み出し出力端５４または５６を介して読み出され得る
。

第３図には信号処理回路９２が一層詳細に示されている
。第３図によれば、信号処理回路９２はその入力端９０
と直列に、信号入力端２５２および信号出力端２５４を
有する先入れ先出しメモリ２５０（ＦＩＦＯ）を含んで
いる。ＦＩＦＯ２５０の信号出力端２５４は高速プロセ
ッサ２５８のデータバス入力端２５６と接続されている
。高速プロセッサ２５８のデータバス出力端２６０は位
置計算器２６４のデータバス入力端２６２、ＺＬＣ計算
器２６８のデータバス入力端２６６および他の先入れ先
出しメモリ２７２（ＦＩＦＯ）のデータバス入力端２７
０と接続されている。位置計算器２６４のデータバス出
力端２７４およびＺＬＣ針算器２６８のデータバス出力
端２７６はバス２７Ｂを介して高速プロセッサ２５８の
データバス入力端２５６と接続されている。

信号処理回路９２はエネルギー窓メモリ２８０および較
正用の自動ピーク制御ユニット２８２をも含んでいる。

エネルギー窓メモリ２８０は第１のデータバス入力端２
８４、第２のデータバス入力端２８６およびデータバス
出力端２８８を含んでいる。自動ピーク制御ユニット２
８２はデータバス入力ｍ２９０およびデータバス出力端
２９２を含んでいる。

第３図によれば、エネルギー窓メモリ２８０の第１のデ
ータバス入力端２８４は信号処理回路９２の入力端１０
４と接続されており、また自動ピーク制御ユニット２８
２の出力端２９２は信号処理回路９２の出力端９４と接
続されている。信号処理回路９２の入力端１０４は高速
プロセッサ２５８の他の入力端２９４にも接続されてい
る。これらの環境のもとに高速プロセッサ２５８、エネ
ルギー窓メモリ２８０および自動ピーク制御ユニット２
８２はマイクロプロセッサ１０６を介して正面パネル１
０８との通信を行い得る。

エネルギー窓メモリの第２のデータ入力端２８６は高速
プロセッサ２５８の追加出力端２９６と接続されている
。自動ピーク制御ユニット２８２のデータバス入力端２
９０は高速プロセッサ２５８のもう１つの出力端２９８
にも接続されている。

さらに、エネルギー窓メモリ２８０のデータバス出力端
２８８は高速プロセッサ２５８のデータバス入力端２５
６と接続されている。

高速プロセッサ２５８はクロック伝送線３０２を有する
クロック出力端３００をも含んでいる。

ＦＩＦＯ２７２のデータバス出力端３０４は信号処理回
路９２の出力端９８および１０２と接続されている。

第３図による信号処理回路内でＦＩＦＯ２５０はマルチ
プレクサ８６を介して積分器３８．４０．４２および４
４からの出力情報を受は取り、それをデータバス入力端
２５６を介して高速プロセッサ２５８に供給する。デー
タバス出力端２６０から出力されたデータ情報は先ず、
後で第８図および第９図で一層詳細に説明するように、
位置計算および事象補正（バルスが重なる場合）のため
に位置計算器２６４に供給される。位置計算器２６４の
データバス出力端２７４におけるデータ情報は高速プロ
セッサ２５８のデータバス入力端２５６に供給される。

いま高速プロセッサ２５８は、たとえば米国特許第４２
９８９４４号、第４３１６２５７号および第４３２３９
７７号明細書にアナログ処理用として記載されている仕
方でディジタルにエネルギーおよび位置座標直線性を補
正するために、データバス入力＠２６６を介してＺＬＣ
計算器２６８にデータ情報を伝達する。ＺＬＣ計算器２
６８の作動の仕方は後で第１０図により一層詳細に説明
する。

ＺＬＣ計算器２６８内でのデータ補正の後に、補正され
たデータは再びＺＬＣ計算器２６８のデータバス出力端
２７６からデータバス入力ＨＡ２５Ｇを介して高速プロ
セッサ２５８に供給される。

高速プロセッサ２５８は次いでデータをデータバス出力
端２６０を介してＦＴＦＯ２７２に供給する。ＦＩＦＯ
２７２からデータは次いで信号処理回路９２の出力端９
８および１０２に供給され、そこからゲート１１０を介
してディジタル処理および（または）表示ユニット１１
２に、またディジタル・アナログ変換器１１４を介して
アナログ処理および（または）表示ユニット１１６に伝
送される。

Ｅエネルギー信号データの各再供給の間に高速プロセッ
サ２５８は、信号データがエネルギー窓メモリ２８０の
（エネルギー範囲に対してディジタル数で記憶されてい
る）エネルギー窓のなかにあるか否かをチェックする。

信号データがエネルギー窓のなかにない場合には、デー
タは無効なものとして棄却される。しかし、信号データ
がエネルギー窓のなかにある場合には、有効な信号デー
タとして以後の処理が行われる。

第４図には積分ａａ御回路４６の内部構造の一層詳細な
図が示されている。第４図によれば、積分器制御回路４
６は論理開始制御部３２０および１２０ＭＨｚ発振器３
２２を含んでいる。論理開始制御部３２０は、積分器制
御回路４６の入力端１３８と接続されている入力端３２
４を有する。論理開始回路３２０は第１の出力端３２６
および第２の出力端３２８をも含んでいる。第２の出力
端３２８は積分器制御回路４６の出力端１６２と接続さ
れている。積分器制御回路４６の入力端１３８、従って
また論理開始回路３２０の入力端３２４における人力信
号は、後で第６図および第７図により一層詳細に説明す
る孝うに、生起事象が所与のしきいを越える時に発生さ
れる事象トリガバルスＥＴである。論理開始回路３２０
の第２の出力端３２８における信号、従ってまた積分器
制御回路４６の出力＠１６２における信号は、到来する
事象トリガバルスＥＴに応答して発生されるフィードバ
ックバルスＦである。フィードバックバルスＦは、後で
第６図および第７図により一層詳細に説明するように、
事象トリガを保持する。

論理開始回路３２０はその第１の出力端３２６に開始バ
ルスＳＴをも発生する。この開始バルスＳＴは、第２の
透過ラッチ３３４および排他的オアゲート３３６と共に
１２０　Ｍ、Ｈｚ発振器３２２の出力信号に対する位相
制御ゲート３３８を形成する第１の透過ラッチ３３２の
リード入力端３３０に供給される。論理開始回路３２０
の開始バルスＳＴは入力端３４２を介してイネーブル論
理回路３４０に、サンプルカウンタ３４６のリセット入
力端３４４に、またサブ位相カウントのために第１のレ
ジスタ３５０のイネーブル入力端３４８にも供給される
。

サンプルカウンタ３４６は、ダウンカウンタ３５６のカ
ウンタ出力端３５４と接続されているカウンタ入力端３
５２を含んでいる。ダウンカウンタ３５６のカウンタ入
力端３５８は排他的オアゲート３３６の出力端３６０と
接続されている。

ダウンカウンタ３５６は６０ＭＨｚ部分３６２および３
０ＭＨｚ部分３６４に分割されている。またダウンカウ
ンタ３５６は１２０ＭＨｚ出力端３６６．６０ＭＨｚ出
力端３６８および３０ＭＨｚ出力端３７０を含んでいる
。すべての３つの出力端３６６〜３７０はサブ位相カウ
ントのために第１のレジスタ３５０の対応する１２０Ｍ
Ｈｚ、６０ＭＨｚ、３０ＭＨｚ入力端３７２．３７４お
よび３７６と接続されている。それらはサブ位相カウン
トのために第２のレジスタ３８４の対応する１　２０Ｍ
Ｈｚ、　６０ＭＨｚ、３０ＭＨｚ入力端３７８．３８０
および３８２にも接続されている。サブ位相カウントの
ための第２のレジスタ３８４のイネーブル入力端３８６
は積分器制御回路４６の入力端１４０と接続されている
。この入力端１４０にバルス重なり検出信号ＰＰがバル
ス重なりの生起時に現れる。

積分器制御回路４６の入力端１４０はイネーブル論理回
路３４０の入力端３８８にも接続されている。

サンプルカウンタ３４６は第１のカウンタ出力端３９０
および第２のカウンタ出力端３９２を含んでいる。第１
のカウンタ出力端３９０は積分器制御回路４６の出力端
１６４と接続されている。

サンプルカウンタ３４６は、後で一層詳細に説明するよ
うに、バルス重なりの検出に対する能動化信号ＡＰＰを
発生する。能動化信号ＡＰＰは積分器制御回路４６の出
力端１６４からバルス重なり検出回路１５４に供給され
る。

サンプルカウンタ３４６の第２のカウンタ出力端３９２
はサンプルカウントのための第１のレジスタ３９６の入
力端３９４とサンプルカウントのための第２のレジスタ
４００の入力端３９８とに接続されている。サンプルカ
ウントのための第１のレジスタ３９６は、イネーブル論
理回路３４０の第１の出力端４０４と接続されているイ
ネーブル入力端４０２を有する。同様に、サンプルカウ
ントのための薫２のレジスタ４００は、イネーブル論理
回路３４０の第２の出力端４０８と接続されているイネ
ーブル入力端４０６を有する。イネーブル論理回路３４
０の第１の出力端４０４は積分器制御回路４６の制御バ
ス５０にも接続されている。同様に、イネーブル論理回
路３４０の第２の出力端４０８は積分器制御回路４６の
制御バス５２にも接続されている。

サンプルカウントのための各レジスタ３９６および４０
０はそれぞれ出力端４１０．４１２をも有する。サンプ
ルカウントのための第１のレジスタ３９６の出力端４１
０は積分器制御回路４６の出力バス１３０と接続されて
いる。サンプルカウントのための第２のレジスタ４００
の出力端４１２は積分器制御回路４６の出力バス１３２
と接続されている。

ダウンカウンタ３５６の３０ＭＨｚ出力端３５４は積分
器制御回路４６の出力バス４Ｂにも接続されている。さ
らに、サブ位相カウントのための第１のレジスタ３５０
は、積分器制御回路４６の出力バス１３４と接続されて
いる出力端４１４を含んでいる。従って、サブ位相カウ
ントのための第２のレジスタ３８４は、積分器制御回路
４６の出力バス１３６と接続されている出力端４１６を
含んでいる。

積分器制御回路４６は第１の棄却信号ＤＩに対する入力
端１４２およビ第２の棄却信号Ｄ２に対する入力端１４
４をも含んでいる。棄却信号Ｄ１およびＤ２は、異常な
高いレベル（棄却信号ＤＩ）を有する事象の生起の場合
および比較的低いレベル（棄却信号Ｄ２）を有する事象
の生起の場合にサンプルカウンタ３４６およびサブ位相
カウントのための第１のレジスタ３５０および第２のレ
ジスタ３８４をリセットするための棄却イネーブル回路
に供給される。

第４図で第１の透過ラッチ３３２は信号入力端４２０お
よび信号出力端４２２を含んでいる。従って、第２の透
過ラッチ３３４は信号入力端４２４および信号出力端４
２６を含んでいる。この第２の透過ランチはリード入力
端４２８をも含んでいる。第１の透過ラッチ３３２−の
信号入力端４２０および第２の透過ラッチ３３４の信号
入力端４２４は１２０ＭＨｚ発振器３２２の出力端３２
３と接続されている。第１の透過ラッチ３３２の信号入
力端４２２は排他的オアゲート３３６の第１の入力端４
３０と接続されている。従って、第２の透過ラッチ３３
４の信号入力端４２６は排他的オアゲート３３６の第２
の入力端４３２と接続されている。

第４図による積分器制御回路４６の作動の仕方は下記の
とおりである。

前記のように、（ノイズ消去のための）しきいレベルを
越える各放射事象は事象トリガバルスＥＴを発生する。

事象トリガバルスＥＴは論理開始制御部３２０をトリガ
して、開始バルスＳＴを発生する。

位相制御ゲート３３８は、第１の透過ラッチ３３２の出
力端４２２における信号が常に第２の透過ラッチ３３４
の出力端４２６における信号と逆であるように作動する
。事象トリガバルスＥＴに応答して開始バルスＳ↑が第
１の透過ランチ３３２のリード入力端３３０に現れると
、位相制御ゲ−）３３Ｂは１２０Ｍ［を発振器３２２の
出力信号に対して導通状態となり、従ってｆ２０ＭＨｚ
発振器３２２の次の位相変化は発振器バルス極性に無関
係に排他的オアゲート３３６の出力端３６０に正の縁を
生じさせる。このことは、ダウンカウンタ３５６が常に
事象トリガバルスＥＴの生起時に同一の初期条件で開始
することを意味する。初期条件の時間情報は、論理開始
制御部３２０の開始バルスＳＴによりイネーブル入力端
３４８でイネーブルされているサブ位相カウントのため
の第１のレジスタ３５０のなかに記憶される。

ダウンカウンタ３５６の出力ｍ３５４における３０ＭＨ
ｚ出力信号出力分器制御回路４６の出力バス４８を介し
てディジタル積分器３８〜４４内のアナログ−ディジタ
ル変換ｍ２００に転送される。

それによりアナログ−ディジタル変換器２００は３０Ｍ
Ｈｚレートで到来事象をサンプリングする。

このレートは前記のように事象あたり約２１サンプルを
意味する。

ダウンカウンタ３５６の３０ＭＨｚ出カ信号はカウンタ
入力端３５２を介してサンプルカウンタ３４６にも供給
される。特定の数のカウント、たとえば１０カウントの
後に、サンプルカウンタ３４６はその第１のカウンタ出
力端３９０にバルス重なり検出のための能動化信号ＡＰ
Ｐを発生する。

いまバルス重なり検出器回路１５４はバルス重なりを検
出するべくイネーブルされている。

論理開始制御部３２０の開始バルスＳＴは事象トリガバ
ルスＥＴの生起時には常にリセット入力端３４４を介し
てサンプルカウンタ３４６をリセットする。同時に開始
バルスＳＴが、入力端３４２を介してイネーブル論理回
路３４０をトリガして、出力６１１４０４または４０８
にイネーブル信号を発生させる。たとえば、第１の事象
トリガバルスＥＴの生起時における第１の開始バルスＳ
Ｔはイネーブル論理回路３４０をトリガして、第１の出
力端４０４にイネーブル信号を生じさせ１、また第２の
事象トリガバルスＥＴの生起時における第２の開始バル
スＳＴはイネーブル論理回路３４０をトリガして、第２
の出力端４０８にイネーブル信号を生じさせ、また第３
の事象トリガバルスＥＴの生起時における第３の開始バ
ルスＳＴはイネーブル論理回路３４０をトリガして、第
１の出力端４０４に再びイネーブル信号を生じさせる（
以下同様）。第１の出力端４０４および第２の出力端４
０８に交互にイネーブル信号を発生させることにより、
各ディジタル積分器３８〜４４内の第１のレジスタ２０
６および、第２のレジスタ２０８が出力バス５０および
５２を介して交互にイネーブルされ、また前記のように
入力端２２６および２３２をイネーブルする。相応して
、各ディジタル積分−３８ないし４４内のスイッチ２１
０が交互に位置ｌから位置■へ切換えられる。

またイネーブル論理、回路３４０の出力端４０４および
４０８におけるイネーブル信号は、イネーブル入力端４
０２および４０６を介してサンプルカウントのための第
１のレジスタ３９６および第２のレジスタ４００をもイ
ネーブルして、交互に入力端３９４および３９８を介し
てサンプルカウンタ３４６からカウント情報を受は取る
。たとえば、第１の事象に対しては第１のレジスタ３９
６が、第２の事象に対しては第２のレジスタ４００が、
第３の事象に対しては再び第１のレジスタ３９６がサン
プルカウンタ３４６からカウント情報を受は取る（以下
同様）。レジスタ３９６および４９９内の内容は積分器
制御回路４６の出力バス１３０およびマ°ルチプレクサ
８６の出力バス１３２を介して信号処理回路９２ＦＩＦ
Ｏの要求に応じて交互に読み出され得る。

イネーブル論理回路３４０は、バルスの重なりが生起し
ないかぎり、事象ごとに（１つの事象の積分のために近
似的に必要とされる時間である）７００　ｎｓの開作動
する。

第２の事象が第１の事象に重なって、バルス重なり検出
能動化信号ＡＰＰが積分器制御回路４６の出力端１６４
に生ずる場合には、バルス重なり検出信号ＰＰが積分器
制御回路４６の入力端１４０に供給される。バルス重な
り検出信号ＰＰは入力端３８８を介してイネーブル論理
回路３４０をトリガして、イネーブル信号出力状況を変
更する。

たとえば、バルス重なり検出信号ＰＰの生起時にイネー
ブル信号がイネーブル論理回路３４０の第１の出力端４
０４に発生されていれば、イネーブル論理回路３４０は
第１の出力端４０４がら第２の出力端４０８へ切換わっ
て、第１の出力端４０４の代わりに第２の出力端４０８
にイネーブル信号を発生する。従って、各ディジタル積
分器３８ないし４４内の第１のレジスタ２０６はディス
エーブルされた状態となり、代わりに第２のレジスタ２
０８がイネーブルされた状態となる。すなわち各ディジ
タル積分器内のスイッチ２１０が位置！から位置■へ切
換えられる。いま加算器２０２のディジタル出力信号が
第２のレジスタ２０８に供給され、また第２のレジスタ
２０８の出力信号がスイッチ２１０を介して積分のため
に加算器２０２の第２のディジタル入力端２１４に再供
給される。

イネーブル論理回路３４０と同時にバルス重なり検出信
号ＰＰはイネーブル入力端３８６を介してサブ位相カウ
ントのために第２のレジスタ３８４をもイネーブルして
、バルス重なり検出信号ＰＰの生起の時点での出力端３
６６．３６８および３７０におけるダウンカウンタ３５
６の出力状況を記憶する。重なり事象が低い振幅レベル
に留まれば、棄却信号Ｄ２が積分器制御回路４６の入力
端１４４に発生され、またサンプルカウンタ３４６およ
びサブ位相カウント用の第２のレジスタ３８４がリセッ
トされて、後続の第２の（無効な）事象を棄却する。し
かし、先行の（有効な）事象は信号処理回路９２の位置
計算器２６４内で正常な仕方で処理され続ける。

上記の環境のもとに、重なりが生起していない場合には
各ディジタル積分器３８．４０．４２および４４の第１
のレジスタ２０６がそれぞれ第１の事象のディジタル情
報Ｙｓ＋、Ｘ　Ｓｌ、Ｚ　ＳｌおよびＥ　Ｓｌを記憶し
、また第２のレジスタ２０８がそれぞれ後続５の第２の
事象のディジタル情報ＹＳ２、Ｘ、２、Ｚ　Ｓ２および
ＥＳ２を記憶する。相応して、第１のレジスタ３９６は
、第１の事象に属するサンプルカウンタ３４６のサンプ
ルカウントを含んでいる。第２のレジスタ４００は、第
２の事象に属するサンプルカウンタ３４６のサンプルカ
ウントを含んでいる。サブ位相カウント用の第１のレジ
スタ３５０は第１および第２の事象の開始時点を記憶す
る。

バルスの重なりが生起している場合には、サブ位相カウ
ント用の第２のレジスタ３８４は、バルス重なり検出信
号ＰＰの生起の時間を記憶する。

それ故、サブ位相カウント用の第２のレジスタ３８４の
出力端４１６の出力信号は、第２の事象の第１の事象へ
の重なりの正確な開始時点に関する時間情報を含む。

バルスの重なりが生起している場合には、レジスタ２０
６．２０８．３９６および４００の状態は前記のように
バルス重なり検出信号ＰＰの生起の時点でイネーブル論
理回路３４０により変更されている。ディジタル積分器
３８．４０．４２および４４の第１のレジスタ２０６内
に記憶されている情報は表面カウントのために第１の、
レジスタ３５０内に記憶された開始時点から後続の重な
り事象の開始時点まで第１の事象の情報Ｙ、いＸＳＩ、
２８．およびＥｓ＋と一致している。積分器制御回路４
６のサンプルカウントのための第１のレジスタ３９６は
、後続の重なり事象の開始時点よりも以前の各ディジタ
ル積分器３８．４０．４２および４４内のアナログ−デ
ィジタル変換器２００の最終サンプルの数を含んでいる
。ディジタル積分器３８．４０．４２および４４内の第
２のレジスタ２０８は先行の第１の事象のすそ部（波尾
）のカットオフと同時に第２の重なり事象のディジタル
情’ＩＱ　Ｙ　Ｓ２、Ｘ　Ｓ２、Ｚ　Ｓ２およびＥＳ２
を一記憶し始める。相応して、積分器制御回路４．６の
第２のレジスタ４００はサンプルカウントのための第１
のレジスタ３９６内に記憶された最終カウントに続くサ
ンプルカウンタ３４６のカウントから初めて、重なり事
象に対するカウントの数と先行事象のカットオフすそ部
とを記憶し始める。

前記のバルス重なり状況は第５図に一層詳細に示されて
いる。第５ｖｌＪには１時間ｔに関係して放射事象Ｐの
形状が示されている。第１の事象ＰＩに重なって第２の
事象Ｐ２が続いている。ノイズしきいはＴＨで示されて
いる。事象トリガバルスＥＴは時点τ１で発生され、ま
たバルス重なり検出信号ＰＰは時点τ２で発生される。

時点τ１は積分器制御回路４６のサブ位相カウントのた
めの第１のレジスタ３５０内に記憶される。時点τ２は
積分器制御回路４６のサブ位相カウントのための第２の
レジスタ３８４内に記憶される。前記のように、信号Ｙ
ＳＩ、Ｘ　Ｓｌ、Ｚ　ＳｌおよびＥＳＩはディジタル積
分器３８〜４４の第１のレジスタ２０６内に記憶される
。相応して、信号ＹＳ２、ＸＳ２、Ｚ　５２およびＥＳ
２はディジタル積分器３８〜４４の第２のレジスタ２０
８内に記憶され始める。カウント数Ｎ１は積分器制御回
路４６の第１のレジスタ３９６内に記憶され、またカウ
ント数Ｎ２は第２のレジスタ４００内に記憶され始める
。

第５図に示されているように、各事象は２１個のサンプ
ルＳ１ないしＳ２１に分割されている。

第１の事象Ｐ＋の場合には、時点τ１でのバルス重なり
検出信号ＰＰの生起よりも以前の最終サンプルは番号Ｓ
１２を付されているサンプルである。この番号は積分器
制御回路４６のサンプルカウントのための第１のレジス
タ３９６内に記憶される。第１３番目のサンプルＳＩ３
は第１の事象Ｐ１のすそ部Ｔを含む重なり事象Ｐ２の最
初のサンプルである。

カットオフすそ部Ｔををする第１の事象Ｐ１のＹ’　Ｓ
ｌ、ＸＳＩおよびＺ　Ｓｌ信号情報は位置計算器２６４
による第１の事象Ｐ＋の座標位置Ｙ　ｐ１＝　Ｙ　ｓＩ
／２ｓ１およびＸ　ｐ＋　＝　Ｘ　ｓ＋　／　Ｚ　ｓ＋
の比針算のために十分である。しかし、エネルギー信号
ＥＳＩに関する情報は不完全である。それにもかがねら
ず、事象Ｐ＋の正しいエネルギー信号ＥＰＩが、事象Ｐ
１に先行する事象Ｐａの先に記憶されたサンプルを加算
することにより位置計算器２６４内で容易に再構成され
得る。これらの環境のもとに、カットオフすそ部Ｔが、
正しいエネルギー信号ＥＰを計算するために位置計算器
２６４内で事象Ｐ１のエネルギー信号ＥＳＩに加算され
る。

重なり事象Ｐ２は相応に補正され得る。いま、事象Ｐ１
のＥＳＩに加算されるすそ部Ｔのサンプルは重なり事象
Ｐ２のＥｓ２から差し引かれる。差し引き開始のための
正確な時点はτ２により与えられている。

後で第８図および第９図により一層詳細に説明するよう
に、各事象Ｐに対して位置座標信号ＸＰおよびＹｐが第
１の計算サイクルで計算され、またエネルギー信号Ｅ、
が続く第２のサイクルで計算される。

第６図には、第１Ｂ図中のバルス重なり検出器回路１５
４の内部構造の一層詳細な回路図が示されている。第６
図によれば、バルス重なり検出器回路１５４は事象検出
器４５０、バルス重なり検出器４５２、高レベル検出器
４５４およびバルス重なり低レベル検出器４５６を含ん
でいる。

第６図によるバルス重なり検出器回路１゛５４の内部構
造の一層詳細な回路図が第７図に示されている。

第７図によれば、入力端１５６における信号Ｚｓｕｍは
、ノイズしきいＴＨを越える事象に対するしきい増幅器
４８０に供給される。しきい増幅器４８０の出力信号は
ゲート４８２および４８４を介して事象トリガバルスＥ
Ｔを発生する。フィードバンク信号Ｆは増幅器４８６を
介してゲート４８２に供給される。事象トリガバルスＥ
Ｔはフィードバック信号Ｆにより、しきい増幅器４８０
の入力端における事象が再びノイズしきいＴＨ以下に低
下するまで保持される。すなわち信号Ｚｓｕ、ｍは、エ
ミッタでキャパシタ４９０の一方の電極と接続されてい
るトランジスタ４８８のベースに供給される。キャパシ
タ４９０の他方の電極は増幅器４９２およびゲート４９
４および４９６を介してバルス重なり検出信号ＰＰに対
する出力端１４８と接続されている。キャパシタ４９０
は増幅器４９８およびトランジスタ５００を介してバル
ス重なり検出に対する能動化信号ＡＰＰによりバイアス
されている。バルスの重なりが生起している場合には、
先行の事象に重なる事象が、能動化信号ＡＰＰが既にキ
ャパシタ４９０に与えられている場合にキャパシタ４９
０内に生ずる電位変化により検出される。キャパシタ４
９０内の電位変化の結果として直ちに出力端１４８にバ
ルス重なり検出信号ｐｐが生ずる。

こうして信号ｚｓ、ｕ、ｍが、米国特許第３９８４６８
９号明細書の第１２欄および第１３欄に記載されている
ものと類似の構造を有する高レベル差動弁別器５０２に
供給される。高レベル差動弁別器５０２はゲート５０４
と共に、棄却されなければりらない高レベル事象に対す
る高レベル検出器を形成する。

最後に、信号Ｚｓｕｍは、しきい増幅器５０８およびゲ
ート５１０と共にバルス重なり低レベル検出器４５６を
形成するトランジスタ５０６のベースにも供給される。

次に第８図を参照すると、第３図中の位置計算器２６４
の一層詳細な回路図が示されている。入力Ｉｎ１５３０
．５３２および５３４は集合して位置計算器２６４のデ
ータバス入力＃２６２を形成する。相応に、出力線５３
６．５３８および５４０は位置計算器２６４のデータバ
ス出力端２７４を形成する。

入力線５３０は第１のラッチ５４４の入力端５４２と接
続されている。入力線５３２は第２のラッチ５４８の入
力端５４６と接続されている。入力線５３４は、入力線
５３０と接続されている第２の入力端５５４を有するマ
ルチプレクサ５５２の第１の入力端５５０と接続されて
いる。マルチプレクサ５５２の出力端５５６は第３のラ
ンチ５６０の入力端５５８と接続されている。

第１、第２および第３のラッチ５４４．５４８および５
６０はそれぞれ出力端５６２．５６４および５６６を有
する。第１のラッチ５４４の出力端５６２は第１の乗算
器５７０の第１の入力端５６８と接続されている。第２
のラッチ５４８の出力端５６４は第２の乗算器５７４の
第１の入力端５７シと接続されている。第３のラッチ５
６０の出力端５６６は第２のＲＯＭ５７８の入力端５７
６、ゲート５８２の入力端５８０および第２のＲＯＭの
入力端５８４と接続されている。

第１の乗算器５７０は、デコーダ５９２の出力端５９０
と接続されている第２の入力端５８８を含んでいる。ま
た、第２の乗算器５７４は、デコーダ５９２の出力端５
９０と接続されている第２の入力端５９４を含んでいる
。

デコーダ５９２は第１、第２、第３および第４の入力端
５９６．５９８．６００および６０２を含んでいる。第
１の入力端５９６はゲート５８２の出力端６０４と接続
されている。第２の入力端５９８は第２のＲＯＭ５Ｂ−
６の第１の出力端６０６と接続されている。第３の入力
端６００は第２のＲＯＭ５８６の第２の出力端６０８と
接続されている。最後に、第４の入力端６０２は第１の
ＲＯＭ５．７８の出力端６１０と接続されている。

第１の乗算器５７０の出力端６１２は第１の出力ゲート
６１６の入力端６１４と接続されている。相応に、第２
の乗算器５７４の出力端６１８は第２の出力ゲート６２
２０入力端６２０および第３の出力ゲート６２６の入力
端６２４と接続されている。第１の出力ゲート６１６は
、位置計算器６２８の出力線５３６と接続されている出
力端６２８を含んでいる。相応に、第２の出力ゲート６
２２は、位置計算器６２８の出力線５３８と接続されて
いる出力端６３０を含んでおり、また第３の出力ゲート
６２６は、位置計算器６２８の出力線５４０と接続され
ている出力端６３２を含んでいる。

次に、第８図による位置計算器２６４の作動の仕方を第
９図により説明する。

第１の事象Ｐ１を処理するための第１のザイクルＣＹ１
では、Ｚ　Ｓｌが位置計算器２６４の入力線５３４に供
給され、Ｘ　Ｓｌが入力線５３２に供給され、またＹＳ
Ｉが入力線５３０に供給される。信号Ｚ　Ｓｌはマルチ
プレクサ５５２および第３のラッチ５６０を通じて、入
力端５８０を介してゲート５８２へ、また入力端５７６
を介して第１のＲＯＭ５７８へ転送される。信号Ｚ　Ｓ
ｌはゲート５８２を通過してデコーダ５９２に入り、次
いでデコーダ５９２の出力端５９０から乗算器５７４お
よび第３のゲート６２Ｇを介して位置計算器２６４の出
力線５４０に供給される。第１のＲＯＭ５７８内では逆
信号１　／　Ｚ　ｓ＋が信号Ｚ　％ｌから形成される。

逆信号１　／　Ｚ　ｓ＋はデコーダ５９２を介して第１
の乗算器５７０の第２の入力端５８８および第２の乗算
器５７４の第２の入力端５９４に供給される。

入力線５３０上の信号ＹＳＩは第１のラッチ５４４を介
して第１の乗算器５７０の第１の入力端５６８へ転送さ
れる。相応に、入力線５３２上の信号Ｘ　Ｓｌは第２の
ラッチ５４８を介して第２の乗算器５７４の第２の入力
端５７２へ転送される。

第１の乗算器５７０は信号ＹＳＩに第１のＲＯＭ５７８
内の逆信号１　／　Ｚ　ｓ＋を乗算する。相応に、第２
の乗算器５７４は信号Ｘ　Ｓｌに逆信号１　／　Ｚ　ｓ
＋を乗算する。第１の乗算器５７０の出力信号ＹＰＩ＝
　Ｙ　Ｓｌ　／　Ｚ　ｓ＋は第１のゲート６１６を介し
て位置計算器２６４の出力線５３６に供給される。相応
に、第２の乗算器５７４の出力信号Ｘ　ｐ＋　＝　Ｘ　
ｓ１／Ｚ　Ｓｌは第２のゲート６２２を介して位置計算
器２６４の出力線５３８に供給される。

第１の事象Ｐ１を処理するための第２のサイクルＣＹ２
では、信号τＩ　、Ｎ　＋およびＮｏが入力線５３４、
マルチプレクサ５５２および第３のラッチ５６０を介し
て第１のＲＯＭ５８６に入力端５８４を介して供給され
る。第２のＲＯＭ５８６は、バルスの重なりが生起して
いる場合のカウントを補正するためのルックアップテー
ブルを含んでいる。いまの場合には、第２の事象Ｐ２が
第２の事象Ｐ１に重なっているので、バルスの重なりが
生起している。これらの環境のもとでは、τ２から出発
してカウントが位置計算器２６４の入力線５３２上の信
号ＥＳＩに加算されなければならない。この目的で、第
２のＲＯＭ５，８６が第１の出力端６０６にすそ部補正
信号を発生し、この信号がデコーダ５９２を介して第２
の乗算器５７４の第２の入力端５９４に供給される。第
２のラッチ５４８を介して第２の乗算器５７４の第１の
入力端５７２に供給される信号ＥＳＩはすそ部補正信号
を乗算され、また補正された信号ＥＰＩが第２の乗算器
５７４から第２の出力ゲート６２２を介して位置計算器
２６４の出力線５３８に供給される。

入力線５３０上の信号Ｚ　Ｓｌは第１のラッチ５４４、
第１の乗算器５７０および第１の出力ゲート６１６を介
して位置計算器２６４の出力線５３６に供給される。

第１の事象Ｐ１に重なって時点τ２で開始する第２の事
象Ｐ２に対しては、位置座標信号ＸＰ２””Ｘ　ｓｐ　
／　Ｚ　Ｓ２およびＹ　Ｐ２　＝　Ｘ　Ｓ２　／　Ｚ　
ｓ２が、事象Ｐ１のＸＰＩおよびＹＰＩに対して先に説
明した仕方と同一の仕方で第１のサイクルＣＹｌ内で計
算される。しかし、Ｌ）ま信号ＥＳ２は、事象Ｐ１のＥ
ＳＩにこの事象のサイクルＣＹＺ内で加算された追加カ
ウントを差し引くことにより補正されなければならない
。この目的で、マルチプレクサ５５２および第３のラッ
チ５６０を介して第２のＲＯＭ５８６に供給される信号
τ２、Ｎ２、Ｎ１に関係して、第２のＲＯＭ５８６がそ
の出力端にすそ部差し引きのために信号Ｅｓ２に対する
補正信号を発生する。この補正信号はデコーダ５９２を
介して第２の乗算器５７４に供給される。第２の乗算器
５７４は、入力線５３２および第２のラッチ５４８を介
して第２の乗算器５７４に供給された信号ＥＳ２に第２
のＲＯＭ５８６の補正信号を乗算する。第２の乗算器５
７４の補正された出力信号ＥＰ２は第２のゲート６２２
を介して位置計算器２６４の出力線５３８に供給される
。人力線５３０上の信号Ｚｓ２は再び第１のラッチ５４
４、第１の乗算器５７０および第１のゲート６１６を介
して位置計算器２６４の出力線５３６に供給される。

出力線５３６．５３８および５４０上のすべての出力信
号は位置計算器２６４のデータバス出力端２７４から高
速プロセッサ２５８のデータバス入力端２５６に供給さ
れる。高速プロセッサ２５８は次いで第１の事象ＰＬに
対する信号Ｙｐｌ、ＸＰｌおよびＥＰＩおよび第２の事
象Ｐ２に対する信号ＹＰ２、ＸＰ２およびＥＰ２をデー
タバス出力端２６０およびデータバス入力端２６６を介
してＺＬ補正のためのＺＬＣ針算器２６８に供給する。

ＺＬＣ計算器２６８の一層詳細な回路図が第１θ図に示
されている。

第１０図によれば、入力線６５０．６５２および６５４
は集合してＺＬＣ計算器２６８のデータバス入力端２６
６を形成する。従って、出力線６５６．６５８および６
６０はＺＬＣ計算器２６８のデータバス出力端２７６を
形成する。第１の入力線２５０は信号Ｙｐを、第２の入
力線６５２は信号ＸＰを、また第３の入力線６５４は信
号ＢＰを供給される。

入力ラッチ６６２を通過後に信号Ｙ、およびＸＰはＺマ
ツプゲート６６８の入力端６６４および６６６に供給さ
れる。、Ｚマツプゲート６６８は第１の出力ゲート６７
０および第２の出力ゲート６７２を介してＺＬＣ計算器
２６８の出力線６５６および６５８への信号Ｙｐおよび
Ｘ、の転送を許す。

こうして信号ｙｐおよびＸ、はそれぞれＺマツプＲＯＭ
６７４、ＬＣＹ−ＲＯＭ６７６、ＬＣＸ−ＲＯＭ６７８
、ＬＣＹゲート６８Ｑ、、ＬＣＸゲート６８２、ＬＣＬ
Ｙゲート６８４・、ＬＣＬＸゲート６８６およびＬＸＬ
Ｙ乗算器６８８に供給される。

入力線６５４上の信号ＥＰはラッチ６６２を介してＬＣ
ゲート６９０、Ｚマツプゲート６９２およびＬＣｆ　（
Ｅ）ＲＯＭ６９４に供給される。

スケールファクタ用のＬＣゲートは全体として参照符号
６９６を付されている。すべての要素６９０ないし６９
６は第１０図中に示されている仕方で第１の乗算器６９
８、第２の乗算器７００、第１および第２のＬＣラッチ
７０２および７０４、＠１および第２（７）ＬＣゲート
７０６および７゜８、Ｚマツプゲート７１０および第１
、第２および第３のゲート６７０．６７２および７１２
によりＺＬＣ計算器２６８の出力線６５６．６５８およ
び６６０と接続されている。

ＬＣゲート６９０は直線性補正の間にＥｐの通過を許す
、２マツプＲＯＭ６７４はエネルギー補正係数を含んで
いる。２マツプゲート６９２はエネルギー補正のための
Ｅｐの転送を許す。ＬＣＹゲート６８０はＹＰ直線性補
正のためのｙｐの転送を許す。ＹＦ補正のための係数は
ＬＣＹ−ＲＯＭ６７６内に記憶されている。ＬＣＸゲー
ト６８２は直線性補正のためにＸｐ倍信号転送する。Ｘ
Ｆ補正のための係数はＬＣＸ−ＲＯＭ内に記憶されてい
る。

ＬＣＬＹゲート６８４およびＬＣＬＸゲート６８６は内
挿ファクタによる補正のために信号ＹｐおよびＸＦを転
送する。最後にＬＸＬＹ乗算８６８８は内挿ファクタに
対するクロス積ＬＸ−ＬＹを発生する。

すべての補正はアナログ信号に対して米国特許第４２９
８９４４号、第４３１６２５７号および第４３２３９７
７号明細書に記載されているものと同一のアルゴリズム
に従ってディジタルに実行される。

エネルギーＥ、は第２の乗算器７００により第１のサイ
クルで補正される。補正された信号Ｅｐｃが（エネルギ
ー窓チェックの結果）有効である場合には、位置座標信
号ｙｐおよびＸ、がそれぞれ第２の乗算器７００および
第１の乗算器６９８により第２のサイクルで補正される
。すべての補正された信号ＹＫ、ＸＰＣ，ＥＰＣはｚｔ
ｅ計算器２６８のデータバス出力端２７６から高速プロ
センサ２５８にデータバス入力端２５６を介して供給さ
れる。次いで高速プロセッサ２５８が補正された信号Ｙ
　ｐｃＳＸ　ｐｃ、Ｅ　ｐｃをＦＩＦＯ２７２を介して
、その後の処理および（または）表示のために読み出す
。

最後に第１１図には第１Ａ図中のダイナミックしきい発
生器の内部構造の一層詳細な回路図が示されている。

以上においては本発明を特定の好ましい実施例について
説明してきたが、本発明はこれらの実施例に限定される
ものではな（、本発明の範囲内にて種々の変形が可能で
あることは当業者にとって明らかであろう。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明によるディジタルシン
チレーションガンマカメラのそれぞれアナログ回路部分
およびディジタル回路部分の概要回路図、第２図は第１
Ｂ図中に示されてい多ディジタル積分器の内部構造の一
層詳細な回路図、第３図は第１Ｂ図中の信号処理回路の
内部構造の一層詳細な回路図、第４図は第１Ｂ図中に示
されている積分器制御回路の内部構造の一層詳細な回路
図、第５図はバルス重なり状況を示すバルス図、第６図
は第１Ｂ図中のバルス重なり検出器回路の内部構造の一
層詳細な回路図、第７図は第６図によるバルス重なり検
出回路の内部構造の一層詳細な回路図、第８図は第３図
中の位置計算器の一層詳細な回路図、第９図は第８図の
位置計算器内で処理される情報を示す図、第１０図は第
３図中のＺＬＣ計算器の内部構造の一層詳細な回路図、
第１１図は第１Ａ図中の動的しきい値発生器の内部構造
の一層詳細な回路図である。 １０・・・アナログ回路部分、１２・・・ディジタル回
路部分、１４・・・動的しきい値発生器、１６・・・出
力端、１８・・・入力端、−２０・・・出力端、２２・
・・信号線、２４〜２８・・・出力端、３０〜３６・・
・入力端、３８〜４４・・・ディジタル積分器、４６・
・・積分器制御回路、４８〜５２・・・出力バス、５４
〜６８〜出力端、７０〜８４・・・入力端、８６・・・
マルチプレク号、８８・・・出力端、９０・・・入力端
、９２・・・信号処理回路、９４〜１０２〜出力端、１
０４・・・入力端、１０６・・・マイクロプロセッサ、
１０８・・・正面パネル、１１０・・・ゲート、１１２
川デイジタル処理および（または）表示ユニット、１１
４・・・ディジタル−アナログ変換器、１１６・・・ア
ナログ処理および（または）表示ユニット、１１８〜１
２８・・・入力端、１３０〜１３６・・・出力バス、１
３８〜１４４・・・入力端、１４６〜１５２・・・出力
端、１５４・・・バルス重なり検出器回路、１５６〜１
６０・・・入力端、１６２．１６４・・・出力端、２０
０・・・アナログ−ディジタル変換器、２０２・・・デ
ィジタル加算器、２０４・・・ディジタル記憶装置、２
０６．２０８・・・ディジタルレジスタ、２１０・・・
スイッチ、２１２．２１４・・・ディジタル入力端、２
１６・・・ディジタル出力端、２１８・・・入力端、２
２０・・・出力端、２２２・・・制御入力端、２２４・
・・ディジタル入力端、２２Ｇ・・・イネーブル入力端
、２２８・・・ディジタル出力端、２３０・・・ディジ
タル入力端、２３２・・・イネーブル入力端、２３４・
・・ディジタル出力端、２５２・・・信号入力端、２５
４・・・信号出力端、２５６・・・データバス入力端、
２５８・・・高速プロセッサ、２６０・・・データバス
出力端、２６２・・・データバス入力端、２６４・・・
位置計算器、２６６・・・データバス入力端、２６８・
・・ＺＬＣ計算器、２７０・・・データバス入力端、２
７２・・・先入れ先出しメモリ、２７４．２７６・・・
データバス出力端、２７８・・・バス、２８０・・・エ
ネルギー窓メモリ、２８２・・・１動ビーク制御ユニン
ト、２８４．２８６・・・データバス入力端、２８８・
・・データバス出力端、２９０・・・データバス入力端
、２９２・・・データバス出力端、２９４・・・入力端
、２９６．２９８・・・出力端、３００・・・クロック
出力端、３０２・・・クロック伝送線ミ３０４・・・デ
ータバス出力端、３２０・・・論理開始制御部、３２２
・・・発振器、３２４・・・入力端、３２６．３２８・
・・出力端、３３０・・・リード入力端、３３２．３３
４・・・透過ラッチ、３３６・・・オアゲート、３３８
・・・位相制御ゲート、３４０・・・イネーブル論理回
路、３４２・・・入力端、３４４・・・リセット入力端
、３４６・・・サンプルカウンタ、３４８・・・イネー
ブル入力端、３５０・・・レジスタ、３５２・・・カウ
ンタ入力端、３５４・・・カウンタ出力端、３５６・・
・ダウンカウンタ、３５８・・・カウンタ入力端、３６
０−・・出力端、３６２−＝６０ＭＨｚ部分、３６４−
３０ＭＨｚ部分、３６６・＝１２０ＭＨｚ出力端、３６
８−６０ＭＨｚ出力端、３７（１＝３０ＭＨｚ出力端、
３７２−１２０ＭＨｚ入力端、３７４−６０ＭＨｚ入力
端、３７　Ｇ−３０ＭＨｚ入力端、３７Ｂ−１２０ＭＨ
ｚ入力端、３８０−６０ＭＨｚ入力端、３８２・・・３
０ＭＨｚ入力端、３８４・・・レジスタ、３８６・・・
イネーブル入力端、３８８・・・入力端、３９０．３９
２・・・カウンタ出力端、３９４・・・入力端、３９６
・・・レジスタ、３９８・・・入力端、４００・・・レ
ジスタ、４０２・・・イネーブル入力端、４０４・・・
出力端、４０６・・・イネーブル入力端、４０８〜４１
６・・・出力端、４２０・・・信号入力端、４２２・・
・信号出力端、４２４・・・信号入力端、４２６・・・
信号出力端、４２８・・・リード入力端、４３（１−・
入力端、４５０・・・事象検出器、４５２・・・バルス
重なり検出器３．４５４・・・高レベル検出器、４５６
・・・低レベル検出器、４８０・・・しきい増幅器、４
８２．４８４・・・ゲート、４８６・・・増幅器、４８
８・・・トランジスタ、４９０・・・キャパシタ、４９
２・・・増幅器、４９４．４９６・・・ゲート、４９８
・・・増幅器、５００・・・トランジスタ、５０２・・
・高レベル差動弁別器、５０４・・・ゲート、５０６・
・・トランジスタ、５０８・・・しきい増幅器、５１０
・・・ゲート、５３０〜５３４・・・入力線、５３６〜
５４０・・・出力線、５４２・・・入力端、５４４・・
・ラッチ、５４６・・・入力端、５４８・・・ラッチ、
５５０・・・入力端、５５２・・・マルチプレクサ、５
５４・・・入力端、５５６・・・出力端、５５８・・・
入力端、５６０・・・ラッチ、５６２〜５６６・・・出
力端、５６８・・・入力端、５７０・・・乗算器、５７
２・・・入力端、５７４・・・乗算器、５７６・・・入
力端、ｓ　７　ａ・・・ＲＯＭ、５８０　・・・入力端
、５８２　・・・ゲート、５８４−・・入力端、５８６
−ＲＯＭ、５８８・・・入力端、５９０・・・出力端、
５９２・・・デコーダ、５９４・・・入力端、５９６〜
６０２・・・入力端、６０４．６０６・・・出力端、６
０８．６１２・・・出力端、６１４・・・入力端、６１
６・・・出力ゲート、６１８・・・出力端、６２０・・
・入力端、６２２・・・出力ゲート、６２４・・・入力
端、６２６・・・出力ゲート、６２８〜６３２・・・出
力端、６５０〜６５４・・・入力線、６５６〜６６０・
・・出力線、６６２・・・入力ラッチ、６６４．６６６
・・・入力端、６６８・・・Ｚマツプゲート、６７０．
６７２・・・出力ゲート２．６７４・・・ＺマツプＲＯ
Ｍ、６７６・ＬＣＹ−ＲＯＭ、６７８・ＬＣＸ　−ＲＯ
Ｍ、６８０−ＬＣＹゲート、６８２　・・・ＬＣＸゲー
ト、６８４・　ＬＣＬＹゲート、６８６・・・ＬＣＬＸ
ゲート、６８８・・・マルチプレクサ、６９０・・・Ｌ
Ｃゲート、６９２・・・Ｚマツプゲート、６９４・　Ｌ
Ｃｆ　　（Ｅ）ＲＯＭ、６９６−ＬＣゲート、６９８．
７００・・・乗算器、７０２．７０４・・・ＬＣラッチ
、７０６．７０８・・・ＬＣゲート、７１０・・・Ｚマ
ツプゲート、７゛１２・・・ゲート、ＡＩ・・・前置増
幅器、Ａ２・・・しきい増幅器、ＰＭ・・・光電子増倍
管。 騙

Claims (1)

1. 【特許請求の範囲】 １）信号をディジタルに積分するための方法において、 ａ）積分されるべきディジタル信号をディジタル加算器
   に供給し、それによりディジタル加算器出力信号を発生
   する過程と、 ｂ）各ディジタル加算器出力信号を記憶する過程と、 ｃ）記憶された各ディジタル加算器出力信号をディジタ
   ル加算器に再供給する過程と、 ｄ）再供給された記憶された各ディジタル加算器出力信
   号を積分のために加算器に供給された後続のディジタル
   信号に加算する過程とを含んでいることを特徴とする信
   号積分方法。 ２）ディジタル信号を加算器に供給するに先立ってアナ
   ログ信号をディジタル信号に変換する過程をも含んでい
   ることを特徴とする特許請求の範囲第１項記載の方法。 ３）信号をディジタルに積分するための積分器回路にお
   いて、 ａ）積分されるべきディジタル信号に対する第１のディ
   ジタル入力端と第２のディジタル入力端とディジタル出
   力端とを有するディジタル加算器と、 ｂ）加算器のディジタル出力端と接続されているディジ
   タル入力端を有し、かつ加算器の第２のディジタル入力
   端と接続されているディジタル出力端を有するディジタ
   ル記憶手段と、 ｃ）加算器のディジタル出力端から記憶手段に供給され
   た各ディジタル信号が、加算器の第１のディジタル入力
   端に現れる後続のディジタル信号に加算されるべく、記
   憶手段のディジタル出力端から加算器の第２のディジタ
   ル入力端に再供給されるように加算器および記憶手段を
   制御するための積分器制御手段とを含んでいることを特
   徴とする積分器回路。 ４）アナログ信号に対するアナログ入力端とディジタル
   信号に対するディジタル出力端とを有し、かつ制御入力
   端を有するアナログ−ディジタル変換器をも含んでおり
   、ディジタル出力端が加算器の第１のディジタル入力端
   と接続されており、また制御入力端が、特定のサンプル
   レートに従ってアナログ信号をディジタル信号に変換す
   るべく、アナログ−ディジタル変換器を制御するための
   制御手段と接続されていることを特徴とする特許請求の
   範囲第３項記載の積分器回路。 ５）アナログ信号が放射検出器に入射する放射から放射
   検出器により発生されることを特徴とする特許請求の範
   囲第４項記載の積分器回路。 ６）アナログ信号がシンチレーションガンマカメラの位
   置座標信号およびエネルギー信号であることを特徴とす
   る特許請求の範囲第４項記載の積分器回路。 ７）ディジタル記憶手段が ｂ１）ディジタル入力端およびディジタル出力端を有す
   る第１のディジタルレジスタと、 ｂ２）ディジタル入力端およびディジタル出力端を有す
   る第２のディジタルレジスタと、 ｂ３）第１および第２のディジタルレジスタと、ディジ
   タル加算器のディジタル出力端を第１のディジタルレジ
   スタのディジタル入力端と第２のディジタルレジスタの
   ディジタル入力端との間で交互に切換え、またディジタ
   ル加算器の第２のディジタル入力端を第１のディジタル
   レジスタの出力端と第２のディジタルレジスタの出力端
   との間で同時に切換えるための積分制御手段とに結びつ
   けられたスイッチング手段とを含んでいることを特徴と
   する特許請求の範囲第３項記載の積分器回路。 ８）放射事象から導き出されたディジタル信号を積分す
   るために用いられ、スイッチング手段が制御手段に関係
   して事象ごとに交互にディジタル加算器のディジタル出
   力端および第２のディジタル入力端を切換えるべく設計
   されていることを特徴とする特許請求の範囲第７項記載
   の積分器回路。 ９）スイッチング手段が、重なりのない正常な事象の場
   合に放射事象を積分するために必要な周期でディジタル
   加算器のディジタル出力端および第２のディジタル入力
   端を交互に切換えるべく設計されていることを特徴とす
   る特許請求の範囲第８項記載の積分器回路。 １０）各周期が近似的に７００ｎｓであることを特徴と
   する特許請求の範囲第９項記載の積分器回路。 １１）スイッチング手段が、バルスの重なりが生起して
   いる場合に放射事象を積分するために必要な周期よりも
   短い周期でディジタル加算器のディジタル出力端および
   第２のディジタル入力端を交互に切換えるべく設計され
   ていることを特徴とする特許請求の範囲第７項記載の積
   分器回路。 １２）第１のディジタルレジスタが読み出し出力端をも
   含んでおり、また第２のディジタルレジスタが読み出し
   出力端をも含んでおり、また他方のレジスタにそのディ
   ジタル入力端において新しいディジタル情報を供給しつ
   つ一方のレジスタをその読み出し出力端において交互に
   読み出すための手段が含まれていることを特徴とする特
   許請求の範囲第７項記載の積分器回路。 １３） ａ）ディジタル加算器のディジタル出力端が第１のレジ
   スタのディジタル入力端および第２のレジスタのディジ
   タル入力端の双方と常に接続されており、 ｂ）スイッチング手段が ｂ１）第１のレジスタと結びつけられているイネーブル
   入力端と、 ｂ２）第２のレジスタと結びつけられているイネーブル
   入力端と を含んでおり、 ｃ）積分器制御手段が第１のレジスタのイネーブル入力
   端を介しての第１のレジスタのイネーブリングと第２の
   レジスタのイネーブル入力端を介しての第２のレジスタ
   のイネーブリングとを交互に行う ことを特徴とする特許請求の範囲第７項記載の積分器回
   路。 １４）スイッチング手段が、ディジタル加算器の第２の
   ディジタル入力端と第１および第２のレジスタの各ディ
   ジタル出力端との間に接続されている選択器スイッチを
   含んでいることを特徴とする特許請求の範囲第７項記載
   の積分器回路。 １５）積分器制御手段が ｃ１）各積分周期の開始時に開始バルスを発生するため
   の出力端を有する論理開始制御部と、 ｃ２）特定のサンプルレートに従ってアナログ信号をデ
   ィジタル信号に変換するためアナログ−ディジタル変換
   器に対する制御信号を発生するための発振器手段と を含んでいることを特徴とする特許請求の範囲第４項記
   載の積分器回路。 １６）発振器手段が ｃ２１）第１の周波数の出力信号を発生するための出力
   端を有する発振器と、 ｃ２２）発振器の出力信号からその周波数よりも低い第
   ２の周波数の出力信号を発生するための入力端および出
   力端を有するダウンカウンタと、 ｃ２３）第１および第２の入力端および出力端を有する
   ゲートと を含んでおり、ゲートの第２の入力端が発振器の出力端
   と接続されており、またゲートの出力端がダウンカウン
   タの入力端と接続されており、またゲートの第１の入力
   端が論理開始回路の出力端と接続されており、それによ
   り開始バルスの生起時にゲートが発振器の出力信号をダ
   ウンカウンタに転送するべく切換えられ、またダウンカ
   ウンタの出力端がアナログ−ディジタル変換器の制御入
   力端と接続されていることを特徴とする特許請求の範囲
   第１５項記載の積分器回路。 １７）発振器が１２０ＭＨｚ発振器を含んでおり、また
   ダウンカウンタが３０ＭＨｚダウンカウンタを含んでい
   ることを特徴とする特許請求の範囲第１６項記載の積分
   器回路。 １８）積分器制御手段が ｃ１）各積分周期の開始時に開始バルスを発生するため
   の出力端を有する論理開始制御部と、 ｃ２）入力端と第１のイネーブル信号に対する第１の出
   力端と第２のイネーブル信号に対する第２の出力端とを
   有するイネーブル論理回路と を含んでおり、イネーブル論理回路の入力端が論理開始
   制御部の出力端と接続されており、またイネーブル論理
   回路の第１のイネーブル出力端がスイッチング手段の第
   １のレジスタのイネーブル入力端と接続されており、イ
   ネーブル論理回路の第２のイネーブル出力端が第２のレ
   ジスタのイネーブル入力端と接続されており、それによ
   り論理開始制御部の開始バルスの生起に伴ってイネーブ
   ル論理回路が交互にその第１および第２の出力端にスイ
   ッチング手段の第１および第２のレジスタを交互にイネ
   ーブルするためのイネーブル信号を発生することを特徴
   とする特許請求の範囲第１３項記載の積分器回路。 １９）イネーブル論理回路がバルス重なり検出信号に対
   する第２の入力端をも含んでおり、またイネーブル論理
   回路が開始バルスの生起時に一方のイネーブル出力端に
   第１のイネーブル信号を発生するべく、またバルス重な
   り検出信号の生起時に第１のイネーブル信号をスイッチ
   オフし、代わりに他方のイネーブル出力端に第２のイネ
   ーブル信号を発生するべく設計されていることを特徴と
   する特許請求の範囲第１８項記載の積分器回路。 ２０）スイッチング手段がディジタル加算器の第２のデ
   ィジタル入力端と第１および第２のレジスタの各ディジ
   タル出力端との間の選択器スイッチを含んでおり、前記
   選択器スイッチが、選択器スイッチを第１のスイッチ位
   置（選択器スイッチがイネーブル論理回路の第１のイネ
   ーブル出力端におけるイネーブル信号の生起時に加算器
   の第２の入力端を第１のレジスタの出力端と接続するス
   イッチ位置）と第２のスイッチ位置（選択器スイッチが
   イネーブル論理回路の第２のイネーブル出力端における
   イネーブル信号の生起時に加算器の第２の入力端を第２
   のレジスタの出力端と接続するスイッチ位置）との間で
   切換えるため、イネーブル論理回路の第１および第２の
   イネーブル出力端と接続されていることを特徴とする特
   許請求の範囲第１８項記載の積分器回路。 ２１） ａ）シンチレーション結晶に入射する放射事象に従って
   シンチレーション事象を発生するシンチレーション結晶
   と、 ｂ）シンチレーション事象を相応のアナログ電気信号に
   変換するためシンチレーション結晶と接続されている手
   段と、 ｃ）アナログ電気信号を相応のディジタル電気信号に変
   換するためのアナログ−ディジタル変換器と、 ｄ）アナログ−ディジタル変換器のディジタル電気信号
   をディジタルに積分するための積分器であって、 ｄ１）積分されるべきディジタル信号に対する第１のデ
   ィジタル入力端と第２のディジタル入力端とディジタル
   出力端とを有するディジタル加算器と、 ｄ２）加算器のディジタル出力端と接続されているディ
   ジタル入力端を有し、また加算器の第２のディジタル入
   力端と接続されているディジタル出力端を有するディジ
   タル記憶手段と、 ｄ３）加算器のディジタル出力端から記憶手段に供給さ
   れた各ディジタル信号が、加算器の第１のディジタル入
   力端に現れる後続のディジタル信号に加算されるべく、
   記憶手段のディジタル出力端から加算器の第２のディジ
   タル入力端に再供給されるように、加算器および記憶手
   段を制御するための積分器制御手段とを含んでいる積分
   器回路とを含んでいることを特徴とする特許請求の範囲
   第３項記載の積分器回路。 ２２）シンチレーションガンマカメラを含んでおり、シ
   ンチレーション事象を相応のアナログ電気信号に変換す
   るための手段が、第１および第２の位置座標信号および
   少なくとも１つの全エネルギー信号を発生するための手
   段を含んでおり、これらの信号の各々に対して別個のア
   ナログ−ディジタル変換器と相応のアナログ・ディジタ
   ル変換器に接続されているディジタル積分器とが設けら
   れていることを特徴とする特許請求の範囲第２１項記載
   の積分器回路。 ２３）前記手段が比計算のためのしきいエネルギー信号
   を発生するべく設計されており、またしきいエネルギー
   信号に対して別個のアナログ−ディジタル変換器と相応
   のアナログ−ディジタル変換器に接続されているディジ
   タル積分器とが設けられていることを特徴とする特許請
   求の範囲第２２項記載の積分器回路。