JPS6139129A - Limiter device - Google Patents
Limiter deviceInfo
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- JPS6139129A JPS6139129A JP16064784A JP16064784A JPS6139129A JP S6139129 A JPS6139129 A JP S6139129A JP 16064784 A JP16064784 A JP 16064784A JP 16064784 A JP16064784 A JP 16064784A JP S6139129 A JPS6139129 A JP S6139129A
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- signal
- calculation result
- control signal
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は９例えば機器を過電圧による破壊から防止す
るための電圧リミッタなどに使用されるリミッタ装置、
特にそのディジタル信号段階においてリミット値を制御
する装置に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a limiter device used, for example, as a voltage limiter for preventing equipment from being destroyed by overvoltage.
In particular, it relates to a device for controlling limit values in its digital signal phase.
一般に２進数を演算器により演算した場合その演算器よ
り出力された値がある範囲以内またはある範囲以外の値
を越えるのを防止する方法としては、演算器に入力され
る２進数の値について演算後の値がある範囲を越えない
ようにあらかじめ管理するか、または演算後の値を受け
とる側でソフトウェア的に処理する方法がとられていた
。In general, when a binary number is computed by a computing unit, the method of preventing the value output from the computing unit from exceeding a certain range or exceeding a certain range is to compute the binary number input to the computing unit. The method used was to either manage the resulting value in advance so that it did not exceed a certain range, or to process it using software on the receiving side of the calculated value.
しかるに上記従来装置の前者においては演算器の出力値
がある範囲をこえないように入力される２進数をモニタ
しておく必要があり、また後者においては演算器から出
力される値をソフトウェア的に管理しなければならず、
ソフト処理を行うための遅延時間が必要となり、２進数
を与えてから演算結果が出力されるまでの時間が多くか
かるという欠点があった。However, in the former of the above-mentioned conventional devices, it is necessary to monitor the input binary number so that the output value of the arithmetic unit does not exceed a certain range, and in the latter, the value output from the arithmetic unit must be monitored by software. must be managed,
This method requires a delay time for software processing, and has the disadvantage that it takes a long time from when a binary number is given to when a calculation result is output.
この発明は、かかる欠点を改善する目的でなされたもの
で演算器の後に演算器の出力する演算結果と外部から与
えられた第１の制御信号が一致した時のみ一致信号を出
力子る第１の一致回路と。The present invention has been made for the purpose of improving this drawback.The present invention has been made with the aim of improving this drawback. with matching circuit.
上記演算器の出力と第２の制御信号が一致した時のみ一
致信号を出力する第２の一致回路と、これら２つの一致
回路から出力される出力信号および前記演算器から出力
される演算結果の符号を示す信号により前記演算器から
出力される演算結果または第３の制御信号または第４の
制御信号のうちのいずれかひとつのみを切換え出力する
選択器を用いることにより入力される演算前の管理が不
用であり、また２進数な与えてから結果が出力されるま
での遅延時間が短かく、また入力される４種の制御信号
をそれぞれ変えることにより出力可能な値の範囲を任意
に設定できるリミッタ装置を提案するものである。a second coincidence circuit that outputs a coincidence signal only when the output of the arithmetic unit matches the second control signal; Management before calculation that is input by using a selector that switches and outputs only one of the calculation result output from the calculation unit, the third control signal, or the fourth control signal according to a signal indicating a sign. is unnecessary, the delay time from inputting a binary number to outputting the result is short, and the range of possible output values can be set arbitrarily by changing each of the four types of input control signals. This paper proposes a limiter device.
第１図はこの発明の一実施例を示す構成図であり、（ハ
）および←）は入力される２進数、（−ラおよびに）は
出力する演算結果の範囲を決定する第１の制御信号およ
び第２の制御信号、に）および（へ）は出力する演算結
果の制限値を与える第３の制御信号および第４の制御信
号、（ト）は演算結果の符号を与える信号、（ト）は不
装置より出力される出力信号、（１）は２進数０）およ
び＠な入力しその演算結果を２の補数表示で出力する演
算器？ （２ａ）は演算器（１）の演算結果と第１の
制御信号ｒ−ｔが一致した時のみ一致信号を出力する一
致回路、 （２ｂ）は演算器（１）の演算結果と第２
の制御信号が一致した時のみ一致信号を出力する一致回
路、（３）は演算器（１）の演算結果の符号を示す信号
（ト）および一致回路（２ａ）および（２ｂ）より出力
される出力信号の論理の状態により演算器（１）の出力
する演算結果または第３の制御信号（ホ）または第４の
制御信号（へ）のうちのひとつだけを切換え出力する選
択器である、
上記のように構成された装置の動作について以下に説明
する。与えられた２進数印および（ロ）は演算器（１）
により演算され入力のディジタル量に対応した２の補数
表示の演算結果として出力される。FIG. 1 is a configuration diagram showing an embodiment of the present invention, where (c) and ←) are input binary numbers, and (-ra and ni) are first controls that determine the range of the calculation results to be output. signal and the second control signal, (g) and (g) are the third control signal and fourth control signal that give the limit value of the calculation result to be output, (g) is the signal that gives the sign of the calculation result, and (g) is the signal that gives the sign of the calculation result. ) is the output signal output from the non-device, (1) is the binary number 0) and @ input, and the operation result is output in two's complement representation. (2a) is a matching circuit that outputs a coincidence signal only when the calculation result of calculation unit (1) and the first control signal rt match; (2b) is the calculation result of calculation unit (1) and the second control signal
A coincidence circuit outputs a coincidence signal only when the control signals of (3) and (3) indicate the sign of the operation result of the arithmetic unit (1) and are output from the coincidence circuits (2a) and (2b). The above selector is a selector that switches and outputs only one of the operation result output by the arithmetic unit (1), the third control signal (E), or the fourth control signal (E) depending on the logic state of the output signal. The operation of the device configured as follows will be explained below. The given binary number mark and (b) are arithmetic units (1)
is calculated and output as a calculation result in two's complement representation corresponding to the input digital quantity.
第２図は、この発明においてるる範囲以外の値が出力さ
れるのな防止する場合を示す図であるが。FIG. 2 is a diagram showing a case where the present invention prevents values outside the range from being output.
図中ａは演算結果の出力範囲を決定する上限値。In the figure, a is the upper limit value that determines the output range of the calculation result.
ｂは演算結果の出力範囲を決定する下限値を示す。b indicates a lower limit value that determines the output range of the calculation result.
演算器ｆ’ｌ）の演算結果の出力値をｆ（ｘ、ｙ）
とすると
と表わされる。ここでＺｉは演算器（１）の演算結果の
１番目のケタの係数であり、論理ＩＩ ｇ Ｉ＋か論理
１１１のいずれかの値なとる。The output value of the calculation result of the calculation unit f'l) is expressed as f(x, y)
It is expressed as and. Here, Zi is the coefficient of the first digit of the calculation result of the arithmetic unit (1), and takes a value of either logic II g I+ or logic 111.
一方演算器（１）の演算結果の出力範囲を決定する上限
値ａおよび下限値すをそれぞれ
と設定する。この時第１の一致回路（２ａ）に入力され
る第１の制御信号ｒｔを（ｎ−に＋１）個の論理Ｉｆ
（１Ｈの信号に、第２の一致回路（２ｂ）に入力される
第２の一致回路（２ｂ、）Ｉｃ入力される第２の制御信
号に）を（ｎ−に＋１）個の論理１１１１＋の信号に１
選択器（３）に入力される第３の制御信号に）を演算結
果の出力範囲を決定する上限値ａに９選択器（３）に入
力される第４の制御信号（へ）を演算結果の出力範囲を
決定する下限値すにそれぞれ設定する。On the other hand, an upper limit value a and a lower limit value S, which determine the output range of the calculation result of the calculation unit (1), are respectively set. At this time, the first control signal rt input to the first coincidence circuit (2a) is converted into (n-+1) logic If
(to the signal of 1H, to the second control signal inputted to the second matching circuit (2b,) Ic inputted to the second matching circuit (2b)) to the logic 1111+ of 1 at the signal
The third control signal input to the selector (3) is set to the upper limit a that determines the output range of the calculation result.9 The fourth control signal input to the selector (3) is set to the calculation result. Set the lower limit value to determine the output range of each.
演算器（１）の演算結果の出力値ｆ（ｘ、ｙ）が０また
は正の値になる時。When the output value f(x, y) of the calculation result of the calculation unit (1) becomes 0 or a positive value.
と表わせ９選択器（３）に入力される演算器（１１の演
算結果の符号を示す信号（ト）は論！ ” ０ ”とな
る。 演算器（１）の演算結果の出力値ｆ（Ｘ、Ｖ）と
演算結果の出力範囲を決定する上限値ａとの差は。The signal (g) indicating the sign of the calculation result of the calculation unit (11) input to the selection unit 9 (3) becomes “0”. The output value f(X) of the calculation result of the calculation unit (1) , V) and the upper limit value a that determines the output range of the calculation result.
となる。ここで。becomes. here.
である。演算器（１）の演算結果が演算結果の出力範囲
を決定する上限値ａ以下となるのは９式（４）２式（５
）および演算器（１）の演算結果を正または０としてい
るので演算結果の（ｎ−１）番目の係数ｚｎ−１が論理
１１６１１であることを考慮すると、演算器（１）の演
算結果の（ｋ−１）番目のケタの係数から（ｎ−１）番
目のケタの係数がすべて論理ＩＩ ＯＩ＋の時である、
逆に演算器（１）の演算結果が演算結果の出力範囲を決
定する上限値ａより大きくなるのは演算器＋１１の演算
結果の（ｋ−１）番目のケタの係数から（ｎ−１）番目
のケタの係数に少なくとも１個以上論理１１１ Ｉｔの
係数がある時である。It is. The calculation result of the calculation unit (1) is less than or equal to the upper limit value a that determines the output range of the calculation result according to Equation 9 (4) and Equation 2 (5).
) and the calculation result of the calculation unit (1) is positive or 0, and considering that the (n-1)th coefficient zn-1 of the calculation result is logic 11611, the calculation result of the calculation unit (1) is When the coefficients from the (k-1)th digit to the (n-1)th digit are all logic II OI+,
Conversely, the calculation result of the calculation unit (1) becomes larger than the upper limit value a that determines the output range of the calculation result from the coefficient of the (k-1)th digit of the calculation result of the calculation unit +11 to (n-1). This is when there is at least one coefficient of logic 111 It in the coefficient of the th digit.
第１の一致回路（２ａ）には、演算器（１）の演算結果
と（ｎ−に＋１）個の論理Ｈ０１１の信号からなる第１
の一致信号クラが入力され、第１の一致回路（２ａ）は
。The first coincidence circuit (2a) is connected to a first matching circuit (2a) which includes the operation result of the arithmetic unit (1) and (+1 to n-) logic H011 signals.
The coincidence signal CL is input to the first coincidence circuit (2a).
演算器（１）の演算結果の（ｋ−１）番目のケタの係数
から（ｎ−１）番目のケタの係数の各ビットが第１の制
御信号ｅつの各ビットとそれぞれ一致した時のみ論理１
ｎの信号を出力し、 一致しない場合は論理ＩＩ ＯＩ
ｆを出力する、第１の一致回路（２ａ）から論理＋１１
１１が出力された時は演算器（１）の演算結果は演算結
果の範囲を決定する上限値ａ以下となる。Logic is activated only when each bit of the coefficient of the (k-1)th digit to the coefficient of the (n-1)th digit of the calculation result of the arithmetic unit (1) matches each of the e bits of the first control signal. 1
Outputs the n signal, and if it does not match, logic II OI
Logic +11 from the first coincidence circuit (2a) outputting f
When 11 is output, the calculation result of the calculation unit (1) is less than or equal to the upper limit value a that determines the range of the calculation result.
第２の一致回路（２ｂ）には演算器（１）の演算結果と
（ｎ−に＋１）個の論理１１１ｎの信号からなる第２の
制御信号に）が入力され、第２の一致回路（２ｂ）は演
算器（１）の演算結果の（ｋ−１）番目のケタの係数か
ら（ｎ−１）番目の係数の各ビットが第２の制御信号に
）の各ビットとそれぞれ一致した時のみ論理Ｉｔ Ｉ
Ｉｆの信号を出力するがこの場合演算器ｆｉ＋演算結果
の出力信号の（ｎ−１）番目のケタの係数が論理ＩＩ
ＯＩｆであるので第２の一致回路（２ｂ）の出力は論理
Ｉｆ （Ｉ Ｉｔに固定される。また演算器ｆｉｌの演
算結果は演算結果の範囲を決定する下限値しよりも太き
い。The calculation result of the arithmetic unit (1) and a second control signal consisting of (n-+1) logic 111n signals are input to the second matching circuit (2b), and the second matching circuit (2b) 2b) is when each bit of the coefficient from the (k-1)th digit to the (n-1)th digit of the calculation result of the arithmetic unit (1) matches each bit of the second control signal). Only logic It I
The signal If is output, but in this case, the coefficient of the (n-1)th digit of the output signal of the calculation unit fi + calculation result is logic II.
Since OIf, the output of the second matching circuit (2b) is fixed to the logic If (I It). Also, the calculation result of the calculation unit fil is larger than the lower limit value that determines the range of the calculation result.
演算器（１）の演算結果の出力値ｆ（ｘ、ｙ）が負の値
になると。When the output value f(x, y) of the calculation result of the calculation unit (1) becomes a negative value.
と表わせ９選択器（３）に入力される演算器（１）の演
算結果の符号を示す信号（ト）は論理ＩＩ Ｉ Ｉｆと
なる。 演算器（１）の演算結果と演算結果の範囲を決
定する下限値すとの差は。The signal (g) indicating the sign of the operation result of the arithmetic unit (1) inputted to the 9 selector (3) becomes the logic II I If. What is the difference between the calculation result of the calculation unit (1) and the lower limit value that determines the range of the calculation result?
・・・・・・・・・ （７）
となる。ここで
でｌ、％。演算器（１１の演算結果が演算結果の出力範
囲な決定する下限値す以上となるのは９式（７）９式（
８）および演算器（１）の演算結果を負としているので
演算結果の（ｎ−１）番目の係数Ｚｎ−１が論理１１１
ｎであることを考慮すると、演算器（１）の演算結果
の（ｋ−１）番目のケタの係数から（ｎ−１）番目のケ
タの係数がすべて論理１１１０時である。逆に演算器（
１）の演算結果が演算結果の出力範囲を決定する下限値
すより小さくなるのは演算器（１）の演算結果の（ｋ−
１）番目のケタの係数から（ｎ−１）番目のケタの係数
に少なくとも１個以上論理ＩＩ ｇ ｎ の係数があ
る時である。・・・・・・・・・ (7) It becomes. Here l,%. The calculation result of the calculation unit (11) is greater than or equal to the lower limit value that determines the output range of the calculation result as shown in Equation 9 (7) and Equation 9 (
8) and the calculation result of the calculation unit (1) is negative, so the (n-1)th coefficient Zn-1 of the calculation result is logic 111
Considering that n, all the coefficients from the (k-1)th digit to the (n-1)th digit of the calculation result of the arithmetic unit (1) are logical 1110. Conversely, the arithmetic unit (
The reason why the calculation result of 1) is smaller than the lower limit value that determines the output range of the calculation result is that the calculation result of calculation unit (1) is (k-
1) There is at least one logic II g n coefficient among the coefficients of the (n-1)th digit to the coefficient of the (n-1)th digit.
第２の一致回路（２ｂ）には、演算器（１）の演算結果
と（ｎ−に＋１）個の論理１１１１１の信号からなる第
２の制御信号に）が入力され、第２の一致回路（２ｂ）
は。The second matching circuit (2b) is inputted with the calculation result of the arithmetic unit (1) and a second control signal consisting of (n-+1) logic 11111 signals, and the second matching circuit (2b)
teeth.
演算器（１）の演算結果の（ｋ−１）番目のケタの係数
から（ｎ−１）番目のケタの係数の各ビットが第２の制
御信号に）の各ビットとそれぞれ一致した時のみ論理１
１１１の信号を出力し、 一致しない場合は論理ＩＩ
６１＋を出力する。第２の一致回路（２ｂ）から論理−
１１１が出力された時は演算器（１）の演算結果は演算
結果を決定する下限値す以上となる。第１の一致回路（
２ａ）には演算器（４１の演算結果の（ｋ−１）番目の
ケタの係数から（ｎ−１）番目の係数の各ビットが第１
の制御信号（ハ）の各ビットとそれぞれ一致した時のみ
論理ＩＩ Ｉ Ｉｆを出力するがこの場合演算器（１）
の演算結果の出力信号の（ｎ−１）番目のケタの係数が
論理Ｉｆ Ｉ Ｉｆであるので第２の一致回路（２ｂ）
の出力は論理１１６ Ｉｆに固定される。 また演算器
（１）の演算結果は演算結果の範囲を決定する上限値ａ
よりも大きい。Only when each bit of the coefficient of the (k-1)th digit to the coefficient of the (n-1)th digit of the calculation result of the arithmetic unit (1) matches each bit of the second control signal). logic 1
Outputs 111 signals, and if they do not match, logic II
Outputs 61+. Logic from the second matching circuit (2b) -
When 111 is output, the calculation result of the calculation unit (1) is greater than or equal to the lower limit value that determines the calculation result. The first matching circuit (
2a), each bit of the (k-1)th digit coefficient to the (n-1)th digit coefficient of the calculation result of the arithmetic unit (41) is
The logic II If is output only when each bit of the control signal (c) matches, but in this case, the arithmetic unit (1)
Since the coefficient of the (n-1)th digit of the output signal of the operation result is the logic If I If, the second coincidence circuit (2b)
The output of is fixed at logic 116If. In addition, the calculation result of the calculation unit (1) is an upper limit value a that determines the range of the calculation result.
larger than
上記２つの一致回路（２ａ）および（２ｂ）の出力信号
の状態により選択器（３）は、演算器（１）の演算結果
が演算結果の出力範囲を決定する上限値ａより大きい場
合つまり第１の一致回路（２ａ）の出力が論理ＩＩ ｇ
ＩＩで第２の一致回路（２ｂ）の出力が論理ｎｇｎで
演算器（１）の符号を示す信号（ト）が論理１１０ｎ
の場合は、演算器（１）の演算結果および演算結果の
出力範囲を決定する上限値ａおよび下限値すのうち演算
結果の出力範囲を決定する上限値ａすなわち第３の制御
信号（ホ）の示す値を選択し出力する。また演算器（１
）の演算結果が演算結果の出力範囲を決定する下限値す
よりも小さい場合つまり第１の一致回路（２ａ）の出力
が論理ＩＩ ｇ ＩＩで第２の一致回路（２ｂ）の出力
が論理ＩＩ ＯＩｆで演算結果の符号を示す一信号（ト
）が論理Ｉｆ Ｉ ＩｆＯ時選択器（３）は上記３種類
の信号のうち演算結果の出力範囲を決定する下限値すす
なわち第４の制御信号（へ）を選択し出力する。演算器
（１）の演算結果が、演算結果を出力する上限値ａと下
限値すの間にある場合つまり第１の一致回路（２ａ）の
出力と第２の一致回路（２ｂ）の出力のうちどちらか一
方が論理１ｎの場合（この時演算器（１）の演算結果の
符号を示す信号（ト）は論理１０１１ でも論理ｎ１
１１でもよい）選択器（３１は上記３種類の信号のうち
演算器（１）の演算結果を選択し出力する。Depending on the state of the output signals of the two matching circuits (2a) and (2b), the selector (3) selects a The output of the matching circuit (2a) of 1 is logic II g
In II, the output of the second matching circuit (2b) is logic ngn, and the signal (g) indicating the sign of the arithmetic unit (1) is logic 110n.
In the case of , the upper limit value a that determines the output range of the operation result, that is, the third control signal (E), is the upper limit value a that determines the operation result of the operation unit (1) and the output range of the operation result, and the lower limit value that determines the output range of the operation result. Select and output the value indicated by . Also, arithmetic unit (1
) is smaller than the lower limit value that determines the output range of the calculation result, that is, the output of the first matching circuit (2a) is logic II g II and the output of the second matching circuit (2b) is logic II One signal (G) indicating the sign of the calculation result in OIf is the logic If I IfO selector (3) selects the lower limit value that determines the output range of the calculation result among the three types of signals mentioned above, that is, the fourth control signal ( ) and output. When the calculation result of the calculation unit (1) is between the upper limit value a and the lower limit value for outputting the calculation result, that is, the output of the first matching circuit (2a) and the output of the second matching circuit (2b) If either one of them is logic 1n (at this time, the signal (G) indicating the sign of the operation result of arithmetic unit (1) is logic 1011 but logic n1
The selector (31 may be 11) selects and outputs the calculation result of the arithmetic unit (1) from among the above three types of signals.
したがって選択器（３）は演算結果の出力範囲を決定す
る上限値ａより大きい値および下限値すより小さい値を
出力せず９選択器（３１の出力信号…の値ｉｃとすると
出力される値Ｃの範囲はｂ≦Ｃ≦ａで示される。Therefore, the selector (3) does not output a value larger than the upper limit value a and a value smaller than the lower limit value that determines the output range of the calculation result. The range of C is expressed as b≦C≦a.
第３図は上記一実施例においである範囲以内の値が出力
されるのを防止する場合であるが第２図と同様に演算器
（１）の演算結果の範囲を決定する境界値をａ、ｂとす
る。境界値ａ、境界値す、第１の制御信号（−ウ、第２
の制御信号に）、第３の制御信号（ホ）および第４の制
御信号（へ）はそれぞれ上記一実施例と同じ値に設定す
る。演算器（１）の演算結果が。FIG. 3 shows a case where values within a certain range are prevented from being output in the above embodiment, but similarly to FIG. , b. Boundary value a, boundary value S, first control signal (-c, second
The third control signal (E) and the fourth control signal (E) are each set to the same value as in the above embodiment. The calculation result of the calculation unit (1) is.
演算結果の出力範囲を決定する境界値ａよ６大きい値９
または演算結果の範囲を決定する境界値すより小さい値
の場合つまり第１の一致回路（２ａ）の出力が論理ｎ
ｇ ＩＩで第２の一致回路（２ｂ）の出力が論理ＩＩ
（Ｉ ＩＩの場合 （この時演算器（１）の結果の符号
を示す信号（１）は論理ｎＯＩ＋でも論理１１１１１で
もよい）選択器（３）は、演算器（１）の演算結果およ
び演算結果の範囲を決定する境界値ａおよびｂのうち演
算器（１）の演算結果を選択し出力する。また演算器（
１）の演算結果が０以上で演算結果の範囲を決定する境
界値ａ以下の場合つまり第１の一致回路（２ａ）の出力
が論理Ｉｆ Ｉ ＩＩで第２の一致回路（２ｂ）の出力
が論理Ｉｆ ｇ ＩＩで演算器の符号を示す信号（ト）
が論理ｎ ｇ 、＋１の場合選択器（３）は上記３種類
の信号のうち演算結果の出力範囲を決定する境界値ａす
なわち第３の制御信号に）を出力する。また演算器（１
）の出力結果が演算結果を出力する境界値す以上でＯよ
り小さい場合つまり第１の一致回路（２ａ）の出力が論
理Ｉ＋ １３１１で第２の一致回路（２ｂ）の出力が論
理ｎ１１１で演算結果の符号を示す信号（ト）窄論理１
１１ｎの場合選択器（３）は上記三種類の信号から演算
結果の出力範囲金定める境界値すすなわち第４の制御信
号（へ）を選択し出力する。Boundary value a that determines the output range of the calculation result 6 larger value 9
Or, if the value is smaller than the boundary value that determines the range of the calculation result, that is, the output of the first matching circuit (2a) is the logic n
g II, the output of the second matching circuit (2b) is logic II
(In the case of I II (At this time, the signal (1) indicating the sign of the result of the arithmetic unit (1) may be logic nOI+ or logic 11111) The selector (3) selects the arithmetic result of the arithmetic unit (1) and The calculation result of the calculation unit (1) is selected and outputted from among the boundary values a and b that determine the range of the calculation unit (1).
If the calculation result of 1) is greater than or equal to 0 and less than the boundary value a that determines the range of the calculation result, that is, the output of the first matching circuit (2a) is logic If I II and the output of the second matching circuit (2b) is Signal (g) indicating the sign of the arithmetic unit in logic If g II
When is logic n g , +1, the selector (3) outputs the boundary value a that determines the output range of the operation result among the three types of signals, that is, the third control signal). Also, arithmetic unit (1
) is greater than or equal to the boundary value for outputting the calculation result, but smaller than O. In other words, the output of the first matching circuit (2a) is the logic I+ 1311, and the output of the second matching circuit (2b) is the logic n111. Signal indicating the sign of the result (g) narrow logic 1
In the case of 11n, the selector (3) selects and outputs the boundary value defining the output range of the calculation result, that is, the fourth control signal (to) from the above three types of signals.
この場合選択器（３）の出力信号（ト）の値をｄとする
と出力される値ｄの範囲は ｄ≧ａ、 ｄ≦ｂ で示さ
れる。In this case, if the value of the output signal (g) of the selector (3) is d, the range of the output value d is expressed as d≧a, d≦b.
この発明は以上説明したとおり、演算器で演算した結果
と与えられた制御信号とが一致した時のみ一致信号全出
力する一致回路の出力信号と演算器の符号を示す信号に
より演算器の出力する演算結果または第３の制御信号ま
たは第４の制御信号の３種類のうちいずれかひとつを切
り換えることにより、外部から任意にリミット範囲が設
定でき。As explained above, this invention outputs a full match signal only when the result of calculation by the calculation unit matches the given control signal, and the output signal of the calculation unit is based on the output signal of the coincidence circuit and the signal indicating the sign of the calculation unit. The limit range can be arbitrarily set externally by switching any one of the three types of calculation results, third control signal, or fourth control signal.
また演算器へ入力を与えてから出力信号が出力されるま
での遅延時間の少ないある範囲以外、または、ある範囲
以内の値が出力されるのを防止するリミッタ装置を実現
できる効果がある、In addition, it is possible to realize a limiter device that prevents values from being output outside of a certain range or within a certain range where the delay time from input to the arithmetic unit to output of the output signal is small.
【図面の簡単な説明】
第１図はこの発明の一実施例を示す構成図、第２図は第
１図に示される一実施例により、ある範囲以外の値が出
力されるのを防止するの全脱明した図、第３図は第１図
に示される一実施例べより。
ある範囲以内の値が出力されるのを防止する場合につい
て説明した図である。
図中（１）は演算器、 （２ａ）は第１の一致回路、
（２ｂ）は第２の一致回路、（３）は選択器、ｆＯ
および（（ロ）は入力された２進数、（１は第１の制御
信号、に）は第２の制御信号、（ホ）は第３の制御信号
、（へ）は第４の制御信号、（））は出力信号、ａ、ｂ
は演算結果の範囲を決定する境界値、Ｃはある範囲以外
の値が出力されるのを防止した場合の出力信号（ホ）の
示す値。
ｄはある範囲以内の値が出力されるのを防止した場合の
出力信号（へ）の示す値である。
なお９図中同一あるいは相当部分には同一符号を付して
示しである。[Brief Description of the Drawings] Fig. 1 is a block diagram showing an embodiment of the present invention, and Fig. 2 is a block diagram showing the embodiment shown in Fig. 1 to prevent values outside a certain range from being output. FIG. 3, which is a fully clarified diagram, is based on one embodiment shown in FIG. FIG. 3 is a diagram illustrating a case where values within a certain range are prevented from being output. In the figure, (1) is an arithmetic unit, (2a) is a first matching circuit,
(2b) is the second matching circuit, (3) is the selector, fO
and ((b) is the input binary number, (1 is the first control signal, ni) is the second control signal, (e) is the third control signal, (f) is the fourth control signal, ()) are output signals, a, b
is a boundary value that determines the range of calculation results, and C is a value indicated by the output signal (e) when values outside a certain range are prevented from being output. d is the value indicated by the output signal (to) when values within a certain range are prevented from being output. Note that the same or corresponding parts in FIG. 9 are designated by the same reference numerals.
Claims (1)
はある範囲以内の値が出力されるのを防止する装置にお
いて、入力された上記２種類の２進数の演算を行いその
結果を出力する演算器と、この演算器の出力信号と２進
級からなる第１の制御信号が一致した時のみ一致信号を
出力する第１の一致回数と、上記演算器の出力信号と２
進数からなる第２の制御信号が一致した時のみ一致信号
を出力する第２の一致回路と、上記第１および第２の一
致回路より出力される一致信号および上記演算器の演算
結果の符号を示す信号により入力された上記演算器の出
力信号と第３の制御信号と第４の制御信号のうちのひと
つだけを選択し切り換える選択器とを備えたことを特徴
とするリミッタ装置。In a device that prevents a value outside a certain range or within a certain range from being output as a result of calculating a given binary number, an operation that performs calculations on the above two types of input binary numbers and outputs the result. a first matching number that outputs a matching signal only when the output signal of this arithmetic unit and a first control signal consisting of a binary scale match, and the output signal of the arithmetic unit and
a second matching circuit that outputs a matching signal only when a second control signal consisting of a base number matches; and a matching signal output from the first and second matching circuits, and a sign of the calculation result of the arithmetic unit. A limiter device comprising: a selector that selects and switches only one of the output signal of the arithmetic unit, the third control signal, and the fourth control signal inputted according to the signal shown in FIG.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16064784A JPS6139129A (en) | 1984-07-31 | 1984-07-31 | Limiter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16064784A JPS6139129A (en) | 1984-07-31 | 1984-07-31 | Limiter device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139129A true JPS6139129A (en) | 1986-02-25 |
Family
ID=15719451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16064784A Pending JPS6139129A (en) | 1984-07-31 | 1984-07-31 | Limiter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139129A (en) |
-
1984
- 1984-07-31 JP JP16064784A patent/JPS6139129A/en active Pending
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