JPS6138883B2 - - Google Patents
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- JPS6138883B2 JPS6138883B2 JP54078156A JP7815679A JPS6138883B2 JP S6138883 B2 JPS6138883 B2 JP S6138883B2 JP 54078156 A JP54078156 A JP 54078156A JP 7815679 A JP7815679 A JP 7815679A JP S6138883 B2 JPS6138883 B2 JP S6138883B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
Description
【発明の詳細な説明】
本発明は直流増幅器に係り、特に微小信号を扱
う精密計測装置に使用するに好適な直流増幅器に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a DC amplifier, and particularly to a DC amplifier suitable for use in precision measurement equipment that handles minute signals.
演算増幅器等の直流増幅器においてはその初段
を構成する差動増幅器のトランジスタの特性（ｈ
FE、ＶBE等）の不揃いによるオフセツト電圧の発
生は不可避であり、直流増幅器を高精度で使用す
る為にはオフセツト電圧の補償を行う必要があ
る。 In DC amplifiers such as operational amplifiers, the characteristics of the transistors of the differential amplifier that constitutes the first stage (h
It is inevitable that an offset voltage will be generated due to misalignment of the voltages (FE , VBE, etc.), and in order to use a DC amplifier with high precision, it is necessary to compensate for the offset voltage.
ここでオフセツト電圧とは直流増幅器の入力端
に印加される電圧が零ボルトの時に出力端に現れ
る直流電圧をいうものとする。 The offset voltage herein refers to the DC voltage that appears at the output end of the DC amplifier when the voltage applied to the input end is zero volts.
以下、図面に基づいて本発明の実施例を詳細に
説明する。尚、第１，２，４図において同一参照
符号は同一部材を示すものとする。第１図はオフ
セツト補償を施した直流増幅器の従来例を示し、
同図において１００は直流増幅器（以下、主増幅
器と記す。）であり、該主増幅器の非反転入力端
子１００ＡはスイツチＳ１０を介して入力端子１
に接続されると共にスイツチＳ１５を介して接地
されている。 Embodiments of the present invention will be described in detail below based on the drawings. In addition, the same reference numerals in FIGS. 1, 2, and 4 indicate the same members. Figure 1 shows a conventional example of a DC amplifier with offset compensation.
In the figure, 100 is a DC amplifier (hereinafter referred to as the main amplifier), and the non-inverting input terminal 100A of the main amplifier is connected to the input terminal 1 via a switch S10.
and is grounded via switch S15.
更に主増幅器１００の反転入力端子１００Ｂ及
び出力端子１００Ｃ間には帰還抵抗１１１が接続
され、また反転入力端子１００Ｂは入力抵抗１１
２を介して接地され、これらの抵抗値の比率によ
り所定の増幅度を得ている。 Further, a feedback resistor 111 is connected between the inverting input terminal 100B and the output terminal 100C of the main amplifier 100, and the inverting input terminal 100B is connected to the input resistor 11.
2, and a predetermined amplification degree is obtained by the ratio of these resistance values.
一方、主増幅器１００の出力端子１００Ｃは出
力系に接続される出力端子２に接続されると共
に、スイツチＳ２０、抵抗２１０、及びコンデン
サ２２０の直列回路を介してオフセツト端子１０
０Ｆに接続されている。 On the other hand, the output terminal 100C of the main amplifier 100 is connected to the output terminal 2 connected to the output system, and is also connected to the offset terminal 10 through a series circuit of a switch S20, a resistor 210, and a capacitor 220.
Connected to 0F.
更に主増幅器１００のオフセツト電圧を補償す
るためのオフセツト補償用増幅器（以下、副増幅
器と記す。）２００の出力端子２００Ｃは前記主
増幅器１００のオフセツト端子１００Ｆに接続さ
れている。 Further, an output terminal 200C of an offset compensation amplifier (hereinafter referred to as a sub-amplifier) 200 for compensating the offset voltage of the main amplifier 100 is connected to the offset terminal 100F of the main amplifier 100.
また該副増幅器２００の反転入力端子２００Ａ
は前記抵抗２１０とコンデンサ２２０との接続点
Ｐと接続され、非反転入力端子２００Ｂは接地さ
れている。 Also, the inverting input terminal 200A of the sub-amplifier 200
is connected to the connection point P between the resistor 210 and the capacitor 220, and the non-inverting input terminal 200B is grounded.
そして前記抵抗２１０、コンデンサ２２０及び
副増幅器２００により積分器２３０が構成されて
いる。 The resistor 210, capacitor 220, and sub-amplifier 200 constitute an integrator 230.
以上の構成において、通常はスイツチＳ１０を
ON、スイツチＳ１５，Ｓ２０をOFFにしてお
き、入力端１から入力される信号は主増幅器１０
０により所定のレベルまで増幅され、出力端子２
より出力系に信号が送出される。 In the above configuration, normally the switch S10 is
ON, switches S15 and S20 are turned OFF, and the signal input from input terminal 1 is sent to main amplifier 10.
0 to a predetermined level, and output terminal 2
A signal is sent to the output system.
ここで主増幅器１００のオフセツト補償を行う
場合にはスイツチＳ１０をOFF、スイツチＳ１
５，Ｓ２０をONにする。この時主増幅器１００
の入力端子１００Ａは接地され、出力端子１００
Ｃとオフセツト端子１００Ｆとの間に、積分器２
３０により負帰還ループが形成される。 When performing offset compensation for the main amplifier 100, turn off the switch S10 and turn off the switch S1.
5. Turn on S20. At this time, the main amplifier 100
The input terminal 100A of is grounded, and the output terminal 100A of
An integrator 2 is connected between C and offset terminal 100F.
30 forms a negative feedback loop.
さて主増幅器１００の非反転入力端子１００Ａ
が接地されると理想増幅器であれば出力電圧は
0Vであるが、出力端子１００Ｃにはオフセツト
電圧が発生する。このオフセツト電圧は積分器２
３０に入力されると、コンデンサ２２０は徐々に
充電され、主増幅器１００のオフセツト端子１０
０Ｆにはオフセツト電圧を減少させる方向にオフ
セツト電圧とは逆極性の前記コンデンサ２２０の
充電電圧が印加される為に最終的には出力端子１
００Ｃにおける出力電圧は0Vになる。この時点
でスイツチＳ２０をOFFにすると、オフセツト
電圧に変動がなくなれば前記コンデンサ２２０に
はオフセツト電圧を打ち消すべき補償電圧が充電
されているからこの補償電圧により主増幅器１０
０のオフセツト補償がなされる。 Now, the non-inverting input terminal 100A of the main amplifier 100
If it is an ideal amplifier, the output voltage will be
Although the voltage is 0V, an offset voltage is generated at the output terminal 100C. This offset voltage is determined by the integrator 2
30, the capacitor 220 is gradually charged and the offset terminal 10 of the main amplifier 100 is
Since the charging voltage of the capacitor 220 having the opposite polarity to the offset voltage is applied to 0F in the direction of decreasing the offset voltage, the output terminal 1 is eventually
The output voltage at 00C becomes 0V. If the switch S20 is turned OFF at this point, if there is no fluctuation in the offset voltage, the capacitor 220 will have been charged with a compensation voltage that should cancel the offset voltage, and this compensation voltage will cause the main amplifier 10 to
An offset compensation of 0 is provided.
しかしながら実際には主増幅器１００のオフセ
ツト補償を行う副増幅器２００自体にもオフセツ
ト電圧が発生するので厳密にはオフセツト補償は
完全になされてない。 However, in reality, an offset voltage is also generated in the sub-amplifier 200 itself which compensates for the offset of the main amplifier 100, so strictly speaking, the offset compensation is not completed.
本発明の目的はオフセツト補正用増幅器自体の
オフセツト電圧の補償をも行うようにした高精度
の精密計測に適した直流増幅器を提供することに
ある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a DC amplifier suitable for high-precision precision measurement that also compensates for the offset voltage of the offset correction amplifier itself.
本発明の特徴は副増幅器の入力端と主増幅器の
出力端とを第１のスイツチ手段とオフセツト補償
用コンデンサとの直列回路を介して接続すると共
に副増幅器の入出力端間を第２のスイツチ手段を
介して接続し、前記第１及び第２のスイツチ手段
の切換操作により副増幅器の入出力端を短絡し且
つ前記コンデンサに副増幅器のオフセツト電圧を
充電し副増幅器のオフセツト補償をした後に、主
増幅器のオフセツト補償を行う如く構成した点に
ある。 A feature of the present invention is that the input end of the sub-amplifier and the output end of the main amplifier are connected through a series circuit of a first switch means and an offset compensation capacitor, and a second switch is connected between the input and output ends of the sub-amplifier. After connecting via means, short-circuiting the input and output terminals of the sub-amplifier by switching the first and second switch means, and charging the offset voltage of the sub-amplifier to the capacitor to compensate for the offset of the sub-amplifier, The main point is that the main amplifier is configured to compensate for the offset.
本発明に係る直流増幅器の一実施例を第２図に
示す。本実施例が第１図の従来例と構成上、異な
る点は積分器を構成する抵抗２１０とコンデンサ
２２０の接続点Ｐと副増幅器２００の反転入力端
子２００Ａとをオフセツト補償用コンデンサ２４
０を介して接続し、且つ副増幅器２００の入力端
子２００Ａと出力端子２００ＣとをスイツチＳ２
５を介して接続すると共に主増幅器１００の出力
端１００Ｃと前記抵抗２１０とを切換スイツチＳ
３０を介して接続した点であり、他の構成は同じ
である。また第３図はスイツチＳ２０を各モード
に切換えた時のスイツチＳ１０，Ｓ１５，Ｓ２５
の操作手順を単に逐次的に示したものであり、厳
密なタイミングを示したものではない。 An embodiment of the DC amplifier according to the present invention is shown in FIG. This embodiment differs in structure from the conventional example shown in FIG.
0, and the input terminal 200A and output terminal 200C of the sub-amplifier 200 are connected via switch S2.
5 and a changeover switch S which connects the output end 100C of the main amplifier 100 and the resistor 210.
30, and the other configurations are the same. Also, Fig. 3 shows the switches S10, S15, and S25 when the switch S20 is changed to each mode.
It simply shows the operating procedure sequentially, and does not show exact timing.
これらの図においてスイツチＳ３０を接点ａに
切り換えた時は副増幅器２００のオフセツト補償
を行うモードであり、この時スイツチＳ２５は
ON状態に切り換えられ、スイツチＳ１０，Ｓ１
５はON、OFFのいずれの状態でも無関係であ
る。このモードでは主増幅器１００のオフセツト
補償を行う積分器２５０の負帰還ループが切り離
され、副増幅器２００の入力端は抵抗２１０及び
コンデンサ２４０の直列回路で短絡され、更にス
イツチＳ２５で反転入力端子２００Ａと出力端子
２００Ｃとが短絡される。 In these figures, when switch S30 is switched to contact a, the mode is for offset compensation of sub-amplifier 200, and at this time switch S25 is
Switched to ON state, switches S10, S1
5 is irrelevant whether it is ON or OFF. In this mode, the negative feedback loop of the integrator 250 that compensates for the offset of the main amplifier 100 is disconnected, the input terminal of the sub-amplifier 200 is short-circuited with a series circuit of a resistor 210 and a capacitor 240, and further connected to the inverting input terminal 200A by a switch S25. The output terminal 200C is short-circuited.
従つて副増幅器２００にオフセツト電圧が発生
すれば、コンデンサ２２０，２４０はスイツチＳ
２５がON状態になつた時点のオフセツト電圧Δ
Ｖにより充電される。 Therefore, if an offset voltage is generated in the sub-amplifier 200, the capacitors 220 and 240 are connected to the switch S.
Offset voltage Δ when 25 becomes ON state
It is charged by V.
この時、点Ｐを基準に考えればコンデンサ２２
０の他端、点Ｑの電位及びコンデンサ２４０にお
ける副増幅器２００の反転入力端子２００Ａ側の
電位は夫々、等しくΔＶになる。 At this time, if we consider point P as a reference, capacitor 22
The potential at the other end of 0, the potential at point Q, and the potential at the inverting input terminal 200A side of the sub-amplifier 200 in the capacitor 240 are each equal to ΔV.
次にスイツチＳ３０を接点ｂに切り換えて主増
幅器１００のオフセツト補償を行う。この時スイ
ツチＳ１０，Ｓ２５はOFF、スイツチＳ１５は
ONに切り換えられ、主増幅器１００に積分器２
５０による負帰還ループが形成される。スイツチ
Ｓ２５がOFFになる結果、コンデンサ２４０は
起電力ΔＶの電池として作用する（何故なら副増
幅器の入力インピーダンスが非常に高いからであ
る。）。 Next, switch S30 is switched to contact b to compensate for the offset of main amplifier 100. At this time, switches S10 and S25 are OFF, and switch S15 is
is switched ON, and the integrator 2 is switched to the main amplifier 100.
50, a negative feedback loop is formed. As a result of switch S25 being turned off, capacitor 240 acts as a battery of electromotive force ΔV (because the input impedance of the sub-amplifier is very high).
一方、副増幅器２００は反転増幅器として機能
しコンデンサ２４０の充電電圧ΔＶが反転入力端
子２００Ａに入力されるから、点Ｐを基準にすれ
ば点Ｑの電位は見掛上ΔＶ＋（−ΔＶ）＋（−Δ
V′）＝−ΔV′となり、副増幅器２００自体のオフ
セツト補償は達成され、更に第１図の従来例と同
様の構成、作用により主増幅器１００のオフセツ
ト補償が達成される。ここでΔV′は主増幅器の
オフセツト電圧を示す。 On the other hand, since the sub-amplifier 200 functions as an inverting amplifier, and the charging voltage ΔV of the capacitor 240 is input to the inverting input terminal 200A, the potential at point Q is apparently ΔV+(-ΔV)+( −Δ
V')=-ΔV', and the offset compensation of the sub-amplifier 200 itself is achieved, and furthermore, the offset compensation of the main amplifier 100 is achieved with the same structure and operation as the conventional example shown in FIG. Here, ΔV' represents the offset voltage of the main amplifier.
ここで既述のオフセツト電圧ΔＶ，ΔV′は正
または負の電圧を表わすものとする。 Here, the offset voltages ΔV and ΔV' mentioned above represent positive or negative voltages.
更にスイツチＳ３０を接点ｂから接点ｃに切り
換える。これはサンプルホールドモードであり、
この時、スイツチＳ１０はON、スイツチＳ１
５，Ｓ２５はOFFに切り換えられる。従つて、
このモードでは前記スイツチＳ３０の接点ｂにお
けるモードで得られた主増幅器１００のオフセツ
ト補償電圧（コンデンサ２２０の充電電圧）によ
り主増幅器１００のオフセツト端子１００Ｆがバ
イアスされ、オフセツト補償がなされた状態下で
入力端子１より入力される信号を増幅し出力端２
に送出する。 Furthermore, the switch S30 is switched from contact b to contact c. This is sample hold mode,
At this time, switch S10 is ON, switch S1
5, S25 is switched OFF. Therefore,
In this mode, the offset terminal 100F of the main amplifier 100 is biased by the offset compensation voltage of the main amplifier 100 (the charging voltage of the capacitor 220) obtained in the mode at contact b of the switch S30, and the input voltage is Amplifies the signal input from terminal 1 and outputs it to output terminal 2.
Send to.
以上の操作手順、即ちスイツチＳ３０の各モー
ドの切換手順により主増幅器１００のオフセツト
補償を行うが、このスイツチＳ３０及びこれに関
連するスイツチＳ１０，Ｓ１５，Ｓ２５の切換操
作は必ずしも短かい周期で行う必要はない。即
ち、周囲温度及び電源電圧の変動が小さい条件下
ではオフセツト電圧は略々、一定と考えることが
できるからである。 The offset compensation of the main amplifier 100 is performed by the above operating procedure, that is, the switching procedure of each mode of the switch S30, but the switching operations of the switch S30 and the related switches S10, S15, and S25 do not necessarily need to be performed in short cycles. There isn't. That is, the offset voltage can be considered to be approximately constant under conditions where fluctuations in the ambient temperature and power supply voltage are small.
例えば電子計算機と併用する場合において、入
力端１の前段に設けられるマルチプレクサ（図示
せず）を介して複数の入力チヤンネルより入力デ
ータを取り込む場合にあつては所定数の入力チヤ
ンネルのデータ取込毎に上記手順により主増幅器
１００のオフセツト補償を行えばよい。またオフ
セツト補償は必ずしも一定周期で行う必要はない
逆に周囲温度又は電源電圧の変動が激しい条件下
においては短かい周期でオフセツト補償を行う必
要があるのは言うまでもない。 For example, when used in conjunction with an electronic computer, when input data is fetched from multiple input channels via a multiplexer (not shown) provided before the input terminal 1, data is fetched every time a predetermined number of input channels are fetched. Then, the offset compensation of the main amplifier 100 may be performed using the above procedure. Further, it is needless to say that offset compensation does not necessarily need to be performed at regular intervals; on the contrary, it is necessary to perform offset compensation at short intervals under conditions where the ambient temperature or power supply voltage fluctuates rapidly.
次に第４図に本発明の他の実施例を示す。本実
施例が第２図の実施例と構成上、異なる点は副増
幅器として差動増幅器の代りにロジツク・インバ
ータ３００で構成した点であり、他の構成は同じ
である。 Next, FIG. 4 shows another embodiment of the present invention. This embodiment differs in structure from the embodiment shown in FIG. 2 in that a logic inverter 300 is used as a sub-amplifier instead of a differential amplifier, and the other structures are the same.
第５図はロジツク・インバータ（以下、インバ
ータと記す。）３００の入出力特性を示す。即
ち、インバータ３００の通常の入出力特性は周知
の如く曲線Ａに示す通りである。 FIG. 5 shows the input/output characteristics of a logic inverter (hereinafter referred to as an inverter) 300. That is, the normal input/output characteristics of the inverter 300 are as shown by curve A, as is well known.
さて、スイツチＳ３０を接点ａに切り換え、ス
イツチＳ２５をONにすると、インバータ３００
の入出力端は同電位となる。そしてコンデンサ２
４０は初期状態において全く充電されてないから
インバータ３００の入力端は0Vであり、それ故
出力端には論理“１”に相当する電圧ＶH（ボル
ト）が出力される。 Now, when switch S30 is switched to contact a and switch S25 is turned on, inverter 300
The input and output terminals of are at the same potential. and capacitor 2
40 is not charged at all in the initial state, the input terminal of the inverter 300 is 0V, and therefore, the voltage V H (volts) corresponding to logic "1" is outputted at the output terminal.
一方、時間の経過に伴いコンデンサ２２０，２
４０にはθ＝tan-1π／４（rad.）の傾斜で直線Ｂの
如く徐々に充電され、点Ｑにおける電位がＶTH
（ボルト）になつた時点、即ちV1＝V0＝ＶTHにな
つた時点で充電は停止され、コンデンサ２２０，
２４０の両端電圧はＶTH（ボルト）に保持され
る。 On the other hand, as time passes, the capacitors 220, 2
40 is gradually charged as shown by straight line B with a slope of θ=tan -1 π/4 (rad.), and the potential at point Q becomes V TH
(volt), that is, when V 1 =V 0 =V TH , charging is stopped and the capacitor 220,
The voltage across 240 is held at V TH (volts).
次にスイツチＳ３０を接点ｂに切り換え且つス
イツチＳ１０，Ｓ２５をOFF、スイツチＳ１５
をONにして主増幅器１００のオフセツト補償を
行う。 Next, switch S30 to contact b, turn OFF switches S10 and S25, and switch S15
is turned on to perform offset compensation for the main amplifier 100.
スイツチＳ２５がOFFに切り換えられると、
点Ｑにおける電位ＶQは
ＶQ＝ＶTH＋（−ＶTH）＋（−ΔV′）
＝−ΔV′
となり、インバータ３００自体のオフセツト電圧
（スレツシヨールド電圧に等しい）は補償され、
第３図の実施例と同様にして主増幅器１００のオ
フセツト補償がなされる。 When switch S25 is turned OFF,
The potential V Q at point Q becomes V Q = V TH + (-V TH ) + (-ΔV') = -ΔV', and the offset voltage (equal to the threshold voltage) of the inverter 300 itself is compensated.
Offset compensation for main amplifier 100 is performed in the same manner as in the embodiment of FIG.
本実施例ではロジツク・インバータの場合、多
量のオフセツト電圧が存在するのと等価と見なせ
ることに注目したものである。また、コンデンサ
２２０，２４０の容量は数pF〜100pF程度の値
であるからMOS ICでは容易に製作でき、IC化す
るのに好適な回路構成である。 This embodiment focuses on the fact that in the case of a logic inverter, it can be considered equivalent to the presence of a large amount of offset voltage. Further, since the capacitance of the capacitors 220 and 240 is approximately several pF to 100 pF, they can be easily manufactured using a MOS IC, and have a circuit configuration suitable for IC implementation.
尚、第２図及び第４図の実施例において、主増
幅器を非反転増幅器とし、副増幅器を反転増幅器
として構成したが、その逆の構成でもよいことは
勿論である。 In the embodiments shown in FIGS. 2 and 4, the main amplifier is configured as a non-inverting amplifier and the sub-amplifier is configured as an inverting amplifier, but it goes without saying that the reverse configuration may be used.
以上、本発明では主増幅器のオフセツト補償を
行う副増幅器自体のオフセツト補償をも行う如く
構成したので、本発明によれば高精度の精密計測
が可能な直流増幅器が得られる。 As described above, the present invention is configured to perform offset compensation of the sub-amplifier itself which performs offset compensation of the main amplifier, and therefore, according to the present invention, a DC amplifier capable of highly accurate measurement can be obtained.
第１図はオフセツト補償を施した直流増幅器の
従来例を示す回路図、第２図は本発明に係る直流
増幅器の一実施例を示す回路図、第３図は第２図
及び第４図の実施例におけるスイツチの切換手順
を示す説明図、第４図は本発明の他の実施例を示
す回路図、第５図はその動作説明図である。
Ｓ１０，Ｓ１５，Ｓ２５，Ｓ３０……スイツ
チ、１００……主増幅器、２００……副増幅器、
２２０，２４０……コンデンサ、２３０，２５０
……積分器、３００……インバータ。
FIG. 1 is a circuit diagram showing a conventional example of a DC amplifier with offset compensation, FIG. 2 is a circuit diagram showing an embodiment of the DC amplifier according to the present invention, and FIG. FIG. 4 is a circuit diagram showing another embodiment of the present invention, and FIG. 5 is an explanatory diagram of its operation. S10, S15, S25, S30...Switch, 100...Main amplifier, 200...Sub amplifier,
220,240...Capacitor, 230,250
...Integrator, 300...Inverter.
Claims (1)
セツト端子との間に接続されて前記主増幅器のオ
フセツトを補償する直流増幅器からなる副増幅器
を用いて構成された積分器とを備えた直流増幅器
において、 前記副増幅器の反転入力端子と前記主増幅器の
出力端子との間に直列に挿入されたオフセツト補
償用コンデンサと、 前記主増幅器の出力端子とオフセツト補償用コ
ンデンサとの間に挿入され、前記積分器を主増幅
器から切離して前記オフセツト補償用コンデンサ
の入力側端を接地するモード接点、前記積分器を
主増幅器の出力端子に接続するモードの接点およ
び前記積分器を主増幅器の出力端子から切離すモ
ード接点を有して各モード接点を選択的に切換可
能な第１のスイツチ手段と、 前記オフセツト補償用コンデンサの前記副増幅
器の反転入力端子との接続点と当該副増幅器の出
力端子との間に跨つて接続された第２のスイツチ
手段と、を備えたことを特徴とする直流増幅器。[Claims] 1. An integrator configured using a main amplifier and a sub-amplifier consisting of a DC amplifier connected between an output terminal and an offset terminal of the main amplifier to compensate for the offset of the main amplifier. A DC amplifier comprising: an offset compensation capacitor inserted in series between the inverting input terminal of the sub amplifier and the output terminal of the main amplifier; and an offset compensation capacitor inserted between the output terminal of the main amplifier and the offset compensation capacitor. a mode contact that disconnects the integrator from the main amplifier and grounds the input side end of the offset compensation capacitor, a mode contact that connects the integrator to the output terminal of the main amplifier, and a mode contact that connects the integrator to the main amplifier. a first switch means having a mode contact disconnected from the output terminal of the first switch and capable of selectively switching each mode contact; and a connection point between the offset compensation capacitor and the inverting input terminal of the sub-amplifier and the sub-amplifier. a second switch means connected across the output terminal of the DC amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7815679A JPS562712A (en) | 1979-06-22 | 1979-06-22 | Direct current amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7815679A JPS562712A (en) | 1979-06-22 | 1979-06-22 | Direct current amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS562712A JPS562712A (en) | 1981-01-13 |
| JPS6138883B2 true JPS6138883B2 (en) | 1986-09-01 |
Family
ID=13654047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7815679A Granted JPS562712A (en) | 1979-06-22 | 1979-06-22 | Direct current amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS562712A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59116683A (en) * | 1982-12-22 | 1984-07-05 | 株式会社精工舎 | Color display |
-
1979
- 1979-06-22 JP JP7815679A patent/JPS562712A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS562712A (en) | 1981-01-13 |
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