JPS613530A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
- Publication number
- JPS613530A JPS613530A JP12365384A JP12365384A JPS613530A JP S613530 A JPS613530 A JP S613530A JP 12365384 A JP12365384 A JP 12365384A JP 12365384 A JP12365384 A JP 12365384A JP S613530 A JPS613530 A JP S613530A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- decoding
- error correction
- memory
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は小規模なハード量で比較的大きな符号化利得の
得られる最尤判定による誤り訂正回路に関するものであ
る。
得られる最尤判定による誤り訂正回路に関するものであ
る。
第１図は従来の誤り訂正回路の構成を示すブロック図で
あって、１は受信復調入力信号、２は受信復調入力信号
を蓄積しておくためのレジスタ、３は起こりうるすべて
の復調信号パターンと最尤データの関係を記録させたメ
モリ、４は復号信号を示している。
あって、１は受信復調入力信号、２は受信復調入力信号
を蓄積しておくためのレジスタ、３は起こりうるすべて
の復調信号パターンと最尤データの関係を記録させたメ
モリ、４は復号信号を示している。
第２図は符号化信号（拘束長３、伝送能率１／２、生成
行列１＋Ｘ＋Ｘ２．１＋Ｘ２）の例を示す図で、５は原
データ、６は符号化信号を示している。
行列１＋Ｘ＋Ｘ２．１＋Ｘ２）の例を示す図で、５は原
データ、６は符号化信号を示している。
第１図および第２図において、３×２ビット復調信号を
用いて復号した場合、最小符号間距離は１になり、誤り
訂正能力はない。この場合復号に必要なメモリは２６ビ
ツトである。
用いて復号した場合、最小符号間距離は１になり、誤り
訂正能力はない。この場合復号に必要なメモリは２６ビ
ツトである。
受信信号を５×２ビツトを用いて復号した場合、最小符
号間距離は３となり１誤り訂正を行なうことが可能とな
るが、復号に２ｔｏの大きなメモリが必要となる。本方
法においては、このように大容量のメモリを必要とする
欠点があった。
号間距離は３となり１誤り訂正を行なうことが可能とな
るが、復号に２ｔｏの大きなメモリが必要となる。本方
法においては、このように大容量のメモリを必要とする
欠点があった。
また、別の方法として、受信信号を復調するごと眸尤度
の計算とパスの選択を行なうビタビ復号法がある。
の計算とパスの選択を行なうビタビ復号法がある。
第３図はビタビ復号回路の構成を示すブロック図であっ
て、１は受信復調入力信号、８は尤度の計算回路、９は
パスメモリ回路、１０は最尤判定回路、４は復号信号を
示している。
て、１は受信復調入力信号、８は尤度の計算回路、９は
パスメモリ回路、１０は最尤判定回路、４は復号信号を
示している。
この方法では符号化状態数に相当した数の尤度の計算回
路８およびパスメモリ回路９が必要であることから、復
号回路のハードの量が大きくなる欠点があった。
路８およびパスメモリ回路９が必要であることから、復
号回路のハードの量が大きくなる欠点があった。
さらに、この方法では復調信号を拘束長の５〜６倍入力
してから復号する必要があるため、復号出力が得られる
までに遅延を生ずる欠点があった。
してから復号する必要があるため、復号出力が得られる
までに遅延を生ずる欠点があった。
本発明はこれらの欠点を除去するため、すでに復号した
データまたは同期語のような既知データを用いて符号化
信号のとりうるパターン数を少なくすることにより、復
号に要するハードウェア量を少なくしたもので、以下、
その構成等に関し、実施例の図面に基づいて詳細に説明
する。
データまたは同期語のような既知データを用いて符号化
信号のとりうるパターン数を少なくすることにより、復
号に要するハードウェア量を少なくしたもので、以下、
その構成等に関し、実施例の図面に基づいて詳細に説明
する。
第４図は本発明の第１の実施例を示すブロック図であっ
て、１は受信復調入力信号、２は受信復調入力信号を蓄
積するレジスタ、３は復調信号と復号信号の関係を記憶
したメモリ、１１は復号信号を蓄積するレジスタ、１２
は過去の復号信号に合った復号信号をメモリから選択す
るセレクタ、４は復号信号を表わしている。
て、１は受信復調入力信号、２は受信復調入力信号を蓄
積するレジスタ、３は復調信号と復号信号の関係を記憶
したメモリ、１１は復号信号を蓄積するレジスタ、１２
は過去の復号信号に合った復号信号をメモリから選択す
るセレクタ、４は復号信号を表わしている。
第４図について、その動作を説明すると、復調信号１を
復調信号を蓄積するレジスタ２に蓄積し、復調信号と復
号信号の関係を記憶したメモリ３のアドレス入力に２で
蓄積した復調信号パターンをアドレスとして加え、復号
信号を出力する。メモリ３より出力する復号信号は過去
の復号信号パターン数だけ出力される。次に過去の復号
信号に合った復号信号をメモリから選択するセレクタ１
２により、復号信号が得られ、得られた復号信号は復号
信号゛を蓄積するレジスタ１１に蓄積される。
復調信号を蓄積するレジスタ２に蓄積し、復調信号と復
号信号の関係を記憶したメモリ３のアドレス入力に２で
蓄積した復調信号パターンをアドレスとして加え、復号
信号を出力する。メモリ３より出力する復号信号は過去
の復号信号パターン数だけ出力される。次に過去の復号
信号に合った復号信号をメモリから選択するセレクタ１
２により、復号信号が得られ、得られた復号信号は復号
信号゛を蓄積するレジスタ１１に蓄積される。
本構成においては、復調信号と復号信号の関係を記憶し
たメモリの容量は、伝送能率１／２、拘束長３のたたみ
込み符号では１／４になり、伝送能率１／２、拘束長７
のたたみ込み符号では１／６４になる。
たメモリの容量は、伝送能率１／２、拘束長３のたたみ
込み符号では１／４になり、伝送能率１／２、拘束長７
のたたみ込み符号では１／６４になる。
第５図は本発明の第２の実施例を示すブロック図であっ
て、１は各チャネルの受信復調入力信号、２は受信復調
入力信号を蓄積するレジスタ、３は復調信号と復号信号
の関係を記憶したメモリ、１１は復号信号を蓄積するレ
ジスタ、１２は過去の復号信号の状態により復号信号を
選択するセレクタ、１３は誤り訂正能力をこえた時の検
知信号、４は各チャネルの復号信号を表わしている。
て、１は各チャネルの受信復調入力信号、２は受信復調
入力信号を蓄積するレジスタ、３は復調信号と復号信号
の関係を記憶したメモリ、１１は復号信号を蓄積するレ
ジスタ、１２は過去の復号信号の状態により復号信号を
選択するセレクタ、１３は誤り訂正能力をこえた時の検
知信号、４は各チャネルの復号信号を表わしている。
また、１４はメモリ３より大かなメモリでより多くの復
調信号から復号信号を最、尤推定するメモリ、７はセレ
クタを表わしている。
調信号から復号信号を最、尤推定するメモリ、７はセレ
クタを表わしている。
各チャネルの復調信号はメモリ３により復号される。こ
こで復号信号が誤り訂正能力以上の誤りを生じた場合、
検知信号１３によりメモリ１４を用いて誤り訂正を行な
い、推定度の高い復号信号を得ることができる。
こで復号信号が誤り訂正能力以上の誤りを生じた場合、
検知信号１３によりメモリ１４を用いて誤り訂正を行な
い、推定度の高い復号信号を得ることができる。
一般的に、２チャネル以上が同時に誤り訂正能力を越え
ることは確率的に少ないから、本構成によってもすべて
のチャネルを高い推定精度で復号することができる。
ることは確率的に少ないから、本構成によってもすべて
のチャネルを高い推定精度で復号することができる。
第６図は本発明の＃３の実施例を示すブロック図であっ
て、１は復調受信入力信号、２は受信復調入力信号をＶ
Ｉ役するレジスタ、１５は復調信号を変換する変換論理
回路、３は復調信号と復９信号の関係を記憶したメモリ
、４は復号信号を表わしている。ここでデータと符号化
信号との関係は、データをＤｌ・・・・・・Ｄ５％符号
化信号をＳ１１・・・・・・ＳＩ３ ％ ８２１・・・
・・・８２３ とする場合、符号化信号は次のように表
わせる（拘束長３、伝送能率１／２ ）。
て、１は復調受信入力信号、２は受信復調入力信号をＶ
Ｉ役するレジスタ、１５は復調信号を変換する変換論理
回路、３は復調信号と復９信号の関係を記憶したメモリ
、４は復号信号を表わしている。ここでデータと符号化
信号との関係は、データをＤｌ・・・・・・Ｄ５％符号
化信号をＳ１１・・・・・・ＳＩ３ ％ ８２１・・・
・・・８２３ とする場合、符号化信号は次のように表
わせる（拘束長３、伝送能率１／２ ）。
ここで、今復号するデータをり１、過去のデータをＤ４
ＷＤｓとすると（１）式および（２）式は次のように変
換することができる。
ＷＤｓとすると（１）式および（２）式は次のように変
換することができる。
（３）式あるいは（４）式より過去のデータを復調ｔｔ
へフィードバックすることにより、過去の復号信号の状
態により復号信号を選択するセレクタをなくすことがで
き、またメモリの量を少なくできることがわかる。
へフィードバックすることにより、過去の復号信号の状
態により復号信号を選択するセレクタをなくすことがで
き、またメモリの量を少なくできることがわかる。
伝送能率１／２、拘束長３の場合、第６図に示すような
変換回路を付けることにより、メモリの容量を１／１６
に少なくすることができる。
変換回路を付けることにより、メモリの容量を１／１６
に少なくすることができる。
第７図は本発明の第４の実施例を示すブロック図であっ
て、１は軟判定を行なった受信復調入力信号、２は受信
復調入力信号を蓄積するレジスタ、３は軟判定復調信号
と復号信号の関係を記憶したメモリ、１１は復号信号を
蓄積するレジスタ、１２は過去の復号信号の状態により
復号信号を選択するセレクタを表わしている。
て、１は軟判定を行なった受信復調入力信号、２は受信
復調入力信号を蓄積するレジスタ、３は軟判定復調信号
と復号信号の関係を記憶したメモリ、１１は復号信号を
蓄積するレジスタ、１２は過去の復号信号の状態により
復号信号を選択するセレクタを表わしている。
二二で、データと符号化信号の関係はデータをＤｌ・・
・・・・Ｄ６、符号化信号を８１１・・・・・・ＳＩ５
、ＳＫ＋・・・・・・Ｓ２５とした場合、次のように表
わせる。
・・・・Ｄ６、符号化信号を８１１・・・・・・ＳＩ５
、ＳＫ＋・・・・・・Ｓ２５とした場合、次のように表
わせる。
Ｓ ＩＩ＝ Ｄ ＋ ＋ Ｄ ｚ ＋Ｄ ｓＳ ＋ ２
＝ Ｄ ２ ＋ Ｄ ｓ ＋ Ｄ ４ＳＩ３＝ＤＩ＋Ｄ
、＋Ｄ。
＝ Ｄ ２ ＋ Ｄ ｓ ＋ Ｄ ４ＳＩ３＝ＤＩ＋Ｄ
、＋Ｄ。
Ｓ ２１ ＝ Ｄ ＋ ＋Ｄ ｓ
Ｓ２□” Ｄ ２ ＋Ｄ ４
Ｓ２３＝Ｄ、＋Ｄ５
現在復号すべきデータＤ、について注目すると８２２に
は含まれておらず、Ｓ２□は他の信号に比べ復号に関与
する割合が少ない。
は含まれておらず、Ｓ２□は他の信号に比べ復号に関与
する割合が少ない。
これは符号化信号の復号データに対する重みの違ってい
ることを示しており、レジスタ２に入力する復調信号の
量子化レベルを重みに比例して変化させることにより、
メモリ量を少なくすることができることがわかる。
ることを示しており、レジスタ２に入力する復調信号の
量子化レベルを重みに比例して変化させることにより、
メモリ量を少なくすることができることがわかる。
第８図は本発明の誤り訂正回路の性能を確認するため第
９図に示す実験系を用いて、測定した結果を示す特性図
である。
９図に示す実験系を用いて、測定した結果を示す特性図
である。
ｗｉ９図において、１６はバースト発生回路、１７は符
号化回路（伝送能率１／２、拘束長３）、１８は変調回
路、１９は復調回路、２は復調信号を蓄積するレジスタ
、３はメモリ、１１は復号データを蓄積するレジスタ、
２０はバースト信号を受信する前にリセットするリセッ
ト信号、４は復号信号、２１は“０２′にするためのフ
ィードバック信号を表わしている。
号化回路（伝送能率１／２、拘束長３）、１８は変調回
路、１９は復調回路、２は復調信号を蓄積するレジスタ
、３はメモリ、１１は復号データを蓄積するレジスタ、
２０はバースト信号を受信する前にリセットするリセッ
ト信号、４は復号信号、２１は“０２′にするためのフ
ィードバック信号を表わしている。
第８図において、横軸は受信復調信号のビット誤り率、
縦軸はバースト信号の受信誤り率であって、２２はバー
スト長１６０ビツトのバースト信号をビタビ復号（量子
化数４）した場合の理論値、２３はバースト長１６０ビ
ツトのバースト信号を本回路で復号した場合の実測値を
現わしている。
縦軸はバースト信号の受信誤り率であって、２２はバー
スト長１６０ビツトのバースト信号をビタビ復号（量子
化数４）した場合の理論値、２３はバースト長１６０ビ
ツトのバースト信号を本回路で復号した場合の実測値を
現わしている。
第８図の測定結果より本発明の誤り訂正回路の性能につ
いてはビタビ復号と同程度の訂正能力のあることがわか
る。
いてはビタビ復号と同程度の訂正能力のあることがわか
る。
以上説明したように、例えば伝送能率１／２、拘束長３
のたたみ込み符号を用いた場合、従来の回路では１０ビ
ツトの復調信号で最小符号間距離３の復号が行なわれた
のに比べ、本発明の誤り訂正回路では６ビツトの復調信
号で同様の最小符号間距離３の復号が行なわれる。
のたたみ込み符号を用いた場合、従来の回路では１０ビ
ツトの復調信号で最小符号間距離３の復号が行なわれた
のに比べ、本発明の誤り訂正回路では６ビツトの復調信
号で同様の最小符号間距離３の復号が行なわれる。
この結果、従来の方法では２１０のメモリが必要であっ
たのに比べ２６×４のメモリで同様の復調が可能となる
。このように本発明の誤り訂正回路は小規模なハード量
で比較的大きな符号化利得を得ることができる利点を有
する。
たのに比べ２６×４のメモリで同様の復調が可能となる
。このように本発明の誤り訂正回路は小規模なハード量
で比較的大きな符号化利得を得ることができる利点を有
する。
第１図は従来の誤り訂正回路の構成を示すブロック図、
第２図は符号化信号の例を示す図、第３図はビタビ復号
回路の構成を示すブロック図、第４図は本発明の第１の
実施例を示すブロック図、第５図は本発明の第２の実施
例を示すブロック図、＃４６図は本発明の第３の実施例
を示すブロック図、第７図は本発明の１４の実施例を示
すブロック図、第８図は特性図、１９図は本発明の誤り
訂正回路の性能を確認するための実験系のブロック図で
ある。 １・・・・・・受信復調入力信号、 ２，１１・・・・
・・しνスタ、 ３．１４・・・・・・メモリ、 ４・
・・・・・復号信号、５・・・・・・原データ、６・・
・・・・符号化信号、 ７．１２・・・・・・セレクタ
、８・旧・・尤度の計算回路、９・・・・・・パスメモ
リ回路、１ｏ・旧・・最尤判定回路、１３・・・・・・
検知信号、１５・・・・・・変換論理回路、１６・・・
・・・バースト発生回路、 １７・・・・・・符号化回
路、１８・・・・・・変調回路、１９・・・・・・復調
回路、２ｏ・・・・・・リセット信号、２１・・・・・
・フィードバック信号、２２・・・・・・理論値、２３
・旧・・実測値、代理人 弁理士 本 間
崇＃７図 第２図 算３ 図 第４＠ 第５図 第６図 第 ７ 図 第８図 第 ９図
第２図は符号化信号の例を示す図、第３図はビタビ復号
回路の構成を示すブロック図、第４図は本発明の第１の
実施例を示すブロック図、第５図は本発明の第２の実施
例を示すブロック図、＃４６図は本発明の第３の実施例
を示すブロック図、第７図は本発明の１４の実施例を示
すブロック図、第８図は特性図、１９図は本発明の誤り
訂正回路の性能を確認するための実験系のブロック図で
ある。 １・・・・・・受信復調入力信号、 ２，１１・・・・
・・しνスタ、 ３．１４・・・・・・メモリ、 ４・
・・・・・復号信号、５・・・・・・原データ、６・・
・・・・符号化信号、 ７．１２・・・・・・セレクタ
、８・旧・・尤度の計算回路、９・・・・・・パスメモ
リ回路、１ｏ・旧・・最尤判定回路、１３・・・・・・
検知信号、１５・・・・・・変換論理回路、１６・・・
・・・バースト発生回路、 １７・・・・・・符号化回
路、１８・・・・・・変調回路、１９・・・・・・復調
回路、２ｏ・・・・・・リセット信号、２１・・・・・
・フィードバック信号、２２・・・・・・理論値、２３
・旧・・実測値、代理人 弁理士 本 間
崇＃７図 第２図 算３ 図 第４＠ 第５図 第６図 第 ７ 図 第８図 第 ９図
Claims (1)
- 【特許請求の範囲】 （１）受信した伝送能率１／Ｎ、拘束長Ｋのたたみ込み
符号化された信号を軟判定あるい は硬判定によりＡビット復調してメモリに 記載されている２＾Ａ種類の復調パターンとこれらに対
応する最尤復号データにより復 号する復号回路において、すでに復号され た長さＳビットのデータあるいは一定周期 で繰り返される同期語のように予め定まっ ているＳビットのデータを既知データとし て、２＾Ａ＾−＾Ｓ＾Ｎ種類の符号化信号のパターンか
ら推定される最尤復号データを記録するメ モリを有し、該メモリから読み出した最尤 復号データにより原データを復号すること を特徴とする誤り訂正回路。 （２）既知データとしての復号データを蓄積する蓄積レ
ジスタを有する特許請求の範囲第 （１）項記載の誤り訂正回路。 （３）復号したデータにより既知データが常に特定の値
になるように復調信号を再符号化 する特許請求の範囲第（１）項記載の誤り訂正回路。 （４）同期語を周期的に挿入したフレーム構成の信号に
より復号データの蓄積レジスタを 周期的にリセットする特許請求の範囲第 （２）項記載の誤り訂正回路。 （５）メモリ容量の小なる復号回路と、メモリ容量の大
なる復号回路とを設け、複数の異 なる信号を同時に復号するに際し、メモリ 容量の小なる復号回路の復号能力を超えた とき、メモリ容量の大なる復号回路を用い て復号する特許請求の範囲第（１）項〜第 （４）項のいずれかに記載の誤り訂正回路。 （６）復号データを重み付けして重みに合致する量子化
数により復調データを取り込んで 復号する特許請求の範囲第（１）項〜第（５）項のいず
れかに記載の誤り訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12365384A JPS613530A (ja) | 1984-06-18 | 1984-06-18 | 誤り訂正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12365384A JPS613530A (ja) | 1984-06-18 | 1984-06-18 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613530A true JPS613530A (ja) | 1986-01-09 |
| JPH0152938B2 JPH0152938B2 (ja) | 1989-11-10 |
Family
ID=14865936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12365384A Granted JPS613530A (ja) | 1984-06-18 | 1984-06-18 | 誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613530A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104842A (ja) * | 1982-12-07 | 1984-06-16 | Toshiba Corp | 同期情報抽出回路 |
-
1984
- 1984-06-18 JP JP12365384A patent/JPS613530A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59104842A (ja) * | 1982-12-07 | 1984-06-16 | Toshiba Corp | 同期情報抽出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0152938B2 (ja) | 1989-11-10 |
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