JPS6134300B2 - - Google Patents
Info
- Publication number
- JPS6134300B2 JPS6134300B2 JP52076315A JP7631577A JPS6134300B2 JP S6134300 B2 JPS6134300 B2 JP S6134300B2 JP 52076315 A JP52076315 A JP 52076315A JP 7631577 A JP7631577 A JP 7631577A JP S6134300 B2 JPS6134300 B2 JP S6134300B2
- Authority
- JP
- Japan
- Prior art keywords
- binary signal
- binary
- bit
- signal
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 14
- 238000003672 processing method Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 description 8
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 3
- 108010076504 Protein Sorting Signals Proteins 0.000 description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 101150065817 ROM2 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明は、コード変換処理方式、特に判別余裕
度の大きい磁気記録パターンを与えるようにｍビ
ツトの第１バイナリ信号をｎビツトの第２バイナ
リ信号に変換するコード変換処理方式に関するも
のである。
度の大きい磁気記録パターンを与えるようにｍビ
ツトの第１バイナリ信号をｎビツトの第２バイナ
リ信号に変換するコード変換処理方式に関するも
のである。
磁気デイスク装置や磁気テープ装置などの磁気
記憶装置に記録されている情報を読み出す場合、
情報位置を判別するために情報信号自体から位相
同期回路（PLL）を使用してクロツク信号を作る
ことが行なわれる。しかしビツト「１」を磁化反
転に対応させるNRZI変調方式では、ビツト
「０」が連続するとPLLへの入力信号が無くな
り、PLLは動作不能になる。すなわち、記録信号
中にビツト「１」が多い程、位相に関する情報が
多く得られ、PLLは安定に動作する。そのため、
一般に無効ビツトを挿入して、規定ビツト以上に
わたりビツト「１」のないことがないようにコー
ド変換が行なわれる。このコード変換には、取り
扱うビツト数により、４―５変換、８―９変換等
が知られている。
記憶装置に記録されている情報を読み出す場合、
情報位置を判別するために情報信号自体から位相
同期回路（PLL）を使用してクロツク信号を作る
ことが行なわれる。しかしビツト「１」を磁化反
転に対応させるNRZI変調方式では、ビツト
「０」が連続するとPLLへの入力信号が無くな
り、PLLは動作不能になる。すなわち、記録信号
中にビツト「１」が多い程、位相に関する情報が
多く得られ、PLLは安定に動作する。そのため、
一般に無効ビツトを挿入して、規定ビツト以上に
わたりビツト「１」のないことがないようにコー
ド変換が行なわれる。このコード変換には、取り
扱うビツト数により、４―５変換、８―９変換等
が知られている。
一方、高密度に磁気記録を行なう場合、ビツト
間相互の干渉が大きくなり第１図ａに示した３連
続「１」ビツトパターンの中央ビツトにおいて第
１図ｃ図示の如く該ビツトのレベル低下が生じ、
これに起因する誤りが顕著になる。このため第１
図ｄに示す如く、通常読み出し波形を微分し、該
微分波形の零交叉点を検出することによりピーク
位置すなわち磁化反転の情報を得る方式が採用さ
れている。しかしこの場合でも特に磁化反転間隔
が長いパターンすなわち「１」と「１」との間に
「０」の個数が多い場合は、「０」に対応するビツ
ト位置のノイズ（第１図ｄ左方参照）が生じる。
この点を解決すべく第１図ｃまたはｄを一定の閾
値に対してレベルの比較を行ない、これを上記ピ
ーク信号のゲート信号として用いる方式を採用し
上記ノイズによる影響を排除することが行なわれ
るが、このために逆に上記３連続「１」ビツトパ
ターンの中央ビツトのレベル低下に起因する誤り
を補償することが不十分となり、ことに分解能の
低い場合に著しく、読み取り誤りとなる。
間相互の干渉が大きくなり第１図ａに示した３連
続「１」ビツトパターンの中央ビツトにおいて第
１図ｃ図示の如く該ビツトのレベル低下が生じ、
これに起因する誤りが顕著になる。このため第１
図ｄに示す如く、通常読み出し波形を微分し、該
微分波形の零交叉点を検出することによりピーク
位置すなわち磁化反転の情報を得る方式が採用さ
れている。しかしこの場合でも特に磁化反転間隔
が長いパターンすなわち「１」と「１」との間に
「０」の個数が多い場合は、「０」に対応するビツ
ト位置のノイズ（第１図ｄ左方参照）が生じる。
この点を解決すべく第１図ｃまたはｄを一定の閾
値に対してレベルの比較を行ない、これを上記ピ
ーク信号のゲート信号として用いる方式を採用し
上記ノイズによる影響を排除することが行なわれ
るが、このために逆に上記３連続「１」ビツトパ
ターンの中央ビツトのレベル低下に起因する誤り
を補償することが不十分となり、ことに分解能の
低い場合に著しく、読み取り誤りとなる。
上記のことから磁気記録などにおいては３連続
「１」ビツトパターンを排除することを考慮した
コード変換を行なうことが望まれるが、上記従来
の４―５変換や８―９変換ではこのことに考慮が
はらわれておらず、したがつて、高密度記録にな
るに従つて、読み取り誤りが多くなる欠点を有し
ている。
「１」ビツトパターンを排除することを考慮した
コード変換を行なうことが望まれるが、上記従来
の４―５変換や８―９変換ではこのことに考慮が
はらわれておらず、したがつて、高密度記録にな
るに従つて、読み取り誤りが多くなる欠点を有し
ている。
本発明はこの欠点を解決するためにｍビツトの
第１バイナリ信号をｎビツトの第２バイナリ信号
に変換する方式において、１つの第１バイナリ信
号に１種類または２種類以上の第２バイナリ信号
を対応させるように複数のメモリ領域をもうけ、
先行するブロツクの第２バイナリ信号のパターン
に応じて、次のブロツクの第２バイナリ信号との
連続時に３連続「１」ビツトパターンが生じない
ように該次のブロツクの第２バイナリ信号を選択
するようにしており、以下図面について詳細に説
明する。
第１バイナリ信号をｎビツトの第２バイナリ信号
に変換する方式において、１つの第１バイナリ信
号に１種類または２種類以上の第２バイナリ信号
を対応させるように複数のメモリ領域をもうけ、
先行するブロツクの第２バイナリ信号のパターン
に応じて、次のブロツクの第２バイナリ信号との
連続時に３連続「１」ビツトパターンが生じない
ように該次のブロツクの第２バイナリ信号を選択
するようにしており、以下図面について詳細に説
明する。
第２図は本方式に用いる第２バイナリ信号の１
実施例（ｍ＝８，ｎ＝９）を示す。本実施例にお
いては前述の３連続「１」ビツトパターンをとり
除いた形で第１バイナリ信号と第２バイナリ信号
との対応が示されている。すなわち、９ビツトの
第２バイナリ信号の内「…01110…」を含むパタ
ーンが取除されている。しかし９ビツトで構成さ
れる該第２バイナリ信号を用る場合にも連続する
２ブロツク間にわたるその続き目にパターン「…
01110…」を発生する可能性がある。したがつ
て、第２図ＡないしＥに示す対応において、末尾
に「……011」なるパターンが現われる第２バイ
ナリ信号について対策をとる必要がある。また末
尾に「…000」なるパターンが現われる第２バイ
ナリ信号についてはビツト「０」が非所望に連続
する可能性があり、これについても必要に応じて
対策をとる必要がある。しかし、上記パターン
「……011」や「……000」が現われる第２バイナ
リ信号を除去すると28＝256個のパターンを構成
することができなくなる。
実施例（ｍ＝８，ｎ＝９）を示す。本実施例にお
いては前述の３連続「１」ビツトパターンをとり
除いた形で第１バイナリ信号と第２バイナリ信号
との対応が示されている。すなわち、９ビツトの
第２バイナリ信号の内「…01110…」を含むパタ
ーンが取除されている。しかし９ビツトで構成さ
れる該第２バイナリ信号を用る場合にも連続する
２ブロツク間にわたるその続き目にパターン「…
01110…」を発生する可能性がある。したがつ
て、第２図ＡないしＥに示す対応において、末尾
に「……011」なるパターンが現われる第２バイ
ナリ信号について対策をとる必要がある。また末
尾に「…000」なるパターンが現われる第２バイ
ナリ信号についてはビツト「０」が非所望に連続
する可能性があり、これについても必要に応じて
対策をとる必要がある。しかし、上記パターン
「……011」や「……000」が現われる第２バイナ
リ信号を除去すると28＝256個のパターンを構成
することができなくなる。
このため、次のような対策をとるようにされ
る。即ち、２つのブロツクが連続する場合におい
て、 (1) 先行するブロツクにおける第２バイナリ信号
が末尾に「……011」をもつている場合、後続
するブロツクに第２図ＡないしＥに示す如き第
２バイナリ信号（以下第グループの第２バイ
ナリ信号という）を用いることなく、第２図Ｆ
に示す第２バイナリ信号（以下第グループの
第２バイナリ信号という）を用いるようにす
る。
る。即ち、２つのブロツクが連続する場合におい
て、 (1) 先行するブロツクにおける第２バイナリ信号
が末尾に「……011」をもつている場合、後続
するブロツクに第２図ＡないしＥに示す如き第
２バイナリ信号（以下第グループの第２バイ
ナリ信号という）を用いることなく、第２図Ｆ
に示す第２バイナリ信号（以下第グループの
第２バイナリ信号という）を用いるようにす
る。
(2) 先行するブロツクにおける第２バイナリ信号
が末尾に「……011」をもつていない場合、後
続するブロツクに第グループの第２バイナリ
信号を用いるようにする。
が末尾に「……011」をもつていない場合、後
続するブロツクに第グループの第２バイナリ
信号を用いるようにする。
なお第２図Ｆに示す第グループの第２バイナ
リ信号は、第２図ＡないしＥに示す第グループ
の第２バイナリ信号の「〓〓」印を付した信号の
１つ１つに１対１に対応して用意される。このと
きの対応は１対１に対応しておりかつその対応が
予め判つていればよく、その対応の選び方は任意
である。上記第グループの第２バイナリ信号を
第グループの第２バイナリ信号中の「〓〓」印
を付した信号のみに対応せしめている理由は次の
ように考えてよい。即ち、上記対策１において記
述した如く、第グループの第２バイナリ信号が
選ばれるときは、先行するブロツクにおける第２
バイナリ信号が末尾に「……011」なるパターン
をもつている場合である。したがつて該先行ブロ
ツクにおける第２バイナリ信号に後続ブロツクの
信号が続くことによつて「……01110……」なる
パターンが生ずるのは後続ブロツクの第２バイナ
リ信号の頭部が「10……」なるパターンをもつて
いる場合のみである。上記「〓〓」印を付した信
号はいずれも頭部に「10……」なるパターンをも
つており、該信号に代わる第グループの第２バ
イナリ信号が用意される。
リ信号は、第２図ＡないしＥに示す第グループ
の第２バイナリ信号の「〓〓」印を付した信号の
１つ１つに１対１に対応して用意される。このと
きの対応は１対１に対応しておりかつその対応が
予め判つていればよく、その対応の選び方は任意
である。上記第グループの第２バイナリ信号を
第グループの第２バイナリ信号中の「〓〓」印
を付した信号のみに対応せしめている理由は次の
ように考えてよい。即ち、上記対策１において記
述した如く、第グループの第２バイナリ信号が
選ばれるときは、先行するブロツクにおける第２
バイナリ信号が末尾に「……011」なるパターン
をもつている場合である。したがつて該先行ブロ
ツクにおける第２バイナリ信号に後続ブロツクの
信号が続くことによつて「……01110……」なる
パターンが生ずるのは後続ブロツクの第２バイナ
リ信号の頭部が「10……」なるパターンをもつて
いる場合のみである。上記「〓〓」印を付した信
号はいずれも頭部に「10……」なるパターンをも
つており、該信号に代わる第グループの第２バ
イナリ信号が用意される。
第３図は上記変換処理を実施するための一実施
例回路構成を示す。図中l1は８ビツトの第１バイ
ナリ信号系列の入力端子、l2は第２バイナリ信号
系列の出力端子、l3は制御線を表わす。また１，
２はROM（Read Only Memory）、３はOR回
路、４，５，６はフリツプフロツプ回路、７，９
はインバータ回路、８はAND回路を表わす。該
回路は以下のように動作する。即ち例えば第１バ
イナリ信号そのものをROM１のアドレスに対応
させて、当該アドレス位置に第１グループの第２
バイナリ信号の各信号を記憶させる。また第１バ
イナリ信号そのものをROM２のアドレスに対応
させて当該アドレス位置に第グループの第２バ
イナリ信号の各信号を記憶させる。このときもし
対応する第グループの第２バイナリ信号が存在
しない時には第グループに属する第２バイナリ
信号を記憶させておく。そして上記ROM１また
は２から第２バイナリ信号が読出されたときフリ
ツプ・フロツプ４，５，６に当該第２バイナリ信
号の第７，８，９ビツトがそれぞれ記憶されるよ
うにされる。先行ブロツクの第２バイナリ信号の
第７，８，９ビツトが末尾に「011」をもつてい
ない時にはROM１のエネーブル端子１０がON状
態にあり、第グループの第２バイナリ信号系列
がOR回路３を介して端子l2に出力される。先行
ブロツクの第２バイナリ信号の第７，８，９ビツ
トが末尾に「011」をもつている時にはROM２の
エネーブル端子１１がON状態になり、ROM２に
記憶されている第グループ（または第グルー
プ）の第２バイナリ信号系列が端子l2に出力され
る。第４図は、逆変換回路の一実施例構成を示
す。l4は９ビツトがシリアルに入力する信号線、
１２は端子l4からの第２バイナリ信号がセツトさ
れるレジスタ、１３はROMを表わす。該ROM１
３は第２バイナリ信号（９ビツト）の夫々に対応
したアドレス位置に８ビツトのパターン即ち第１
バイナリ信号を記憶させる。そして９ビツトパタ
ーンの第２バイナリ信号が入力されたとき、端子
l5に８ビツトのデータが出力される。
例回路構成を示す。図中l1は８ビツトの第１バイ
ナリ信号系列の入力端子、l2は第２バイナリ信号
系列の出力端子、l3は制御線を表わす。また１，
２はROM（Read Only Memory）、３はOR回
路、４，５，６はフリツプフロツプ回路、７，９
はインバータ回路、８はAND回路を表わす。該
回路は以下のように動作する。即ち例えば第１バ
イナリ信号そのものをROM１のアドレスに対応
させて、当該アドレス位置に第１グループの第２
バイナリ信号の各信号を記憶させる。また第１バ
イナリ信号そのものをROM２のアドレスに対応
させて当該アドレス位置に第グループの第２バ
イナリ信号の各信号を記憶させる。このときもし
対応する第グループの第２バイナリ信号が存在
しない時には第グループに属する第２バイナリ
信号を記憶させておく。そして上記ROM１また
は２から第２バイナリ信号が読出されたときフリ
ツプ・フロツプ４，５，６に当該第２バイナリ信
号の第７，８，９ビツトがそれぞれ記憶されるよ
うにされる。先行ブロツクの第２バイナリ信号の
第７，８，９ビツトが末尾に「011」をもつてい
ない時にはROM１のエネーブル端子１０がON状
態にあり、第グループの第２バイナリ信号系列
がOR回路３を介して端子l2に出力される。先行
ブロツクの第２バイナリ信号の第７，８，９ビツ
トが末尾に「011」をもつている時にはROM２の
エネーブル端子１１がON状態になり、ROM２に
記憶されている第グループ（または第グルー
プ）の第２バイナリ信号系列が端子l2に出力され
る。第４図は、逆変換回路の一実施例構成を示
す。l4は９ビツトがシリアルに入力する信号線、
１２は端子l4からの第２バイナリ信号がセツトさ
れるレジスタ、１３はROMを表わす。該ROM１
３は第２バイナリ信号（９ビツト）の夫々に対応
したアドレス位置に８ビツトのパターン即ち第１
バイナリ信号を記憶させる。そして９ビツトパタ
ーンの第２バイナリ信号が入力されたとき、端子
l5に８ビツトのデータが出力される。
以上説明したように、本発明によれば例えば磁
気記録において記録再生時に判別余裕度の低い３
連続「１」ビツトパターンを除去することが可能
であり、読み取り誤りを低下させることが可能と
なる。
気記録において記録再生時に判別余裕度の低い３
連続「１」ビツトパターンを除去することが可能
であり、読み取り誤りを低下させることが可能と
なる。
第１図は磁気記憶装置における読出し時に生ず
る問題点を説明する説明図、第２図は本発明に用
いる第１バイナリ信号と第２バイナリ信号との対
応を説明する説明図、第３図は本発明に係るコー
ド変換を行う一実施例回路構成、第４図はコード
逆変換回路の一実施例構成を示す。 図中、１，２，１２，１３……ROM、３……
OR回路、４，５，６……フリツプ・フロツプ回
路、７，９……インバータ回路、８……AND回
路、１０，１１……Enable端子、１２……９ビ
ツトのシフトレジスタ。
る問題点を説明する説明図、第２図は本発明に用
いる第１バイナリ信号と第２バイナリ信号との対
応を説明する説明図、第３図は本発明に係るコー
ド変換を行う一実施例回路構成、第４図はコード
逆変換回路の一実施例構成を示す。 図中、１，２，１２，１３……ROM、３……
OR回路、４，５，６……フリツプ・フロツプ回
路、７，９……インバータ回路、８……AND回
路、１０，１１……Enable端子、１２……９ビ
ツトのシフトレジスタ。
Claims (1)
- １ ｍビツトの第１バイナリ信号をｎビツトの第
２バイナリ信号に変換するコード変換処理方式に
おいて、第１バイナリ信号群に属する１つの第１
バイナリ信号に対応させて第２バイナリ信号群に
属する２つ以上の第２バイナリ信号を対応させる
複数のメモリ領域をそなえ、与えられた第１バイ
ナリ信号列に対応して上記メモリ領域を索引して
得た第２バイナリ信号列を抽出し、１つの第１バ
イナリ信号に対応した先行の第２バイナリ信号に
続いて次の第１バイナリ信号に対応した次の第２
バイナリ信号を、３連続「１」ビツトパターンが
生じないよう、上記２つ以上の第２バイナリ信号
の中から選択的に出力するようにしたことを特徴
とするコード変換処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631577A JPS5410708A (en) | 1977-06-27 | 1977-06-27 | Code transforming system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631577A JPS5410708A (en) | 1977-06-27 | 1977-06-27 | Code transforming system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5410708A JPS5410708A (en) | 1979-01-26 |
| JPS6134300B2 true JPS6134300B2 (ja) | 1986-08-07 |
Family
ID=13601933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7631577A Granted JPS5410708A (en) | 1977-06-27 | 1977-06-27 | Code transforming system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5410708A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141044A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | 半導体レ−ザの周波数変調方法 |
-
1977
- 1977-06-27 JP JP7631577A patent/JPS5410708A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5410708A (en) | 1979-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4566044A (en) | Direction-constrained ternary codes using peak and polarity detection | |
| US4553130A (en) | Variable-length encoding-decoding system | |
| CA1044801A (en) | Pre-recorded digital data compensation system | |
| JP3394127B2 (ja) | ディジタルデータの伝送方法 | |
| EP0234957B1 (en) | Sync signal detection apparatus | |
| JPH0158705B2 (ja) | ||
| US4598267A (en) | Method and apparatus for converting a digital signal | |
| EP0143005B1 (en) | Digital data converting methods and apparatus | |
| US3792454A (en) | Magnetic strorage system using alternate codes to reduce write current bias | |
| US4672362A (en) | Binary data encoding and decoding process | |
| US4183066A (en) | Technique for recording data on magnetic disks at plural densities | |
| KR920002576B1 (ko) | 데이타 기록시스템에서의 어드레스 마크발생방법 및 그 장치 | |
| US4502036A (en) | Encoding and decoding systems for binary data | |
| JPH0432442B2 (ja) | ||
| CA1061893A (en) | Self-clocking, error correcting low bandwidth digital recording system | |
| JPH036694B2 (ja) | ||
| US3643228A (en) | High-density storage and retrieval system | |
| US4551773A (en) | Encoding and decoding apparatus and method utilizing hierarchical code substitution | |
| US6181499B1 (en) | Method and apparatus for testing the digital read channel circuit of a data storage device | |
| EP0206221A2 (en) | Apparatus for recording and reproducing digital signal | |
| JPS6134300B2 (ja) | ||
| US4134139A (en) | Method and arrangement for writing and reading bit sequences | |
| JPS5857805B2 (ja) | コ−ド変換回路 | |
| JP2728098B2 (ja) | 磁気ディスクのサーボ信号復調回路 | |
| JPS634270B2 (ja) |