JPS6132461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6132461A JPS6132461A JP15284784A JP15284784A JPS6132461A JP S6132461 A JPS6132461 A JP S6132461A JP 15284784 A JP15284784 A JP 15284784A JP 15284784 A JP15284784 A JP 15284784A JP S6132461 A JPS6132461 A JP S6132461A
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- JP
- Japan
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- layer
- circuit
- type
- potential
- injector
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000000605 extraction Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000926 separation method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明はＩ”Ｌ 回路に係り、特にリングオシレータ回
路、カウンタ回路使用のＩＣに好適な半導体装置に関す
る。
路、カウンタ回路使用のＩＣに好適な半導体装置に関す
る。
従来の工２Ｌ回路のリングオシレータ回路、カウンタ回
路は、新美他５名「レイアウト・パターン形状効果をと
り入れたＩ”Ｌ デバイスの回路シミュレーションモデ
ル」、電子通信学会論文誌Ｃ１ｐ １１００−１１０７
．１９８３年に記載されているように、Ｎ型低抵抗埋め
込み層を用いている。このＮ型埋め込み層の濃度が低下
した場合は、上記文献に記載されたような、性能が得ら
れないという欠点がある。
路は、新美他５名「レイアウト・パターン形状効果をと
り入れたＩ”Ｌ デバイスの回路シミュレーションモデ
ル」、電子通信学会論文誌Ｃ１ｐ １１００−１１０７
．１９８３年に記載されているように、Ｎ型低抵抗埋め
込み層を用いている。このＮ型埋め込み層の濃度が低下
した場合は、上記文献に記載されたような、性能が得ら
れないという欠点がある。
本発明の目的は、Ｉ”Ｌ 回路の高速動作のための半導
体装置を提供することにある。
体装置を提供することにある。
上記目的を達成するために、本発明は、Ｉ”Ｌ素子のベ
ース・エミッタ間電位差を均一にするために、インジェ
クタ層から等距離の所にＮ型埋め込み層取り出し用層を
用うけることにより、 Ｉ２Ｌ回路の高速動作を可能と
したものである。
ース・エミッタ間電位差を均一にするために、インジェ
クタ層から等距離の所にＮ型埋め込み層取り出し用層を
用うけることにより、 Ｉ２Ｌ回路の高速動作を可能と
したものである。
以下、本発明の一実施例を第１図により説明する。
第１図（ａ）と（ｂ、 ）は本発明の一実施例で、Ｉ”
Ｌ 回路構成用Ｉ”Ｌ素子の断面構造とＩ”Ｌ回路のレ
イアウト用平面図である。
Ｌ 回路構成用Ｉ”Ｌ素子の断面構造とＩ”Ｌ回路のレ
イアウト用平面図である。
第１図において、１はＰ型半導体、２はＮ型低抵抗埋め
込み層、３はＮ型エピタキシャル層、４゜４′はＮ型低
抵抗層、５は絶縁物、６．′６′はＮ型低抵抗層用電極
、７．７’ 、７’ 、７″’はコレン゛り領域、８は
ベース領域、９はインジェクタ領域、１０はインジェク
タ電極、１１．１１’ 。
込み層、３はＮ型エピタキシャル層、４゜４′はＮ型低
抵抗層、５は絶縁物、６．′６′はＮ型低抵抗層用電極
、７．７’ 、７’ 、７″’はコレン゛り領域、８は
ベース領域、９はインジェクタ領域、１０はインジェク
タ電極、１１．１１’ 。
１１“はベース電極、１２．１２’ ｌ ］ ２’ 。
１２ はコレクタ電極である。
本構造の特徴は、Ｉ”Ｌ 回路のインジェクタ領域から
ほぼ同一距離の所に、Ｎ型低抵抗層をもうけ、Ｎ型低抵
抗埋め込み層の電位を取り出すようにしたものである。
ほぼ同一距離の所に、Ｎ型低抵抗層をもうけ、Ｎ型低抵
抗埋め込み層の電位を取り出すようにしたものである。
第２図は、Ｎ型低抵抗埋め込み層の電位取り出し層をイ
ンジェクタ層に隣接して設定した平面図である。第１図
（ｂ）と第２図の平面図を用いて作成した１１段リング
オシレータ回路の遅延時間のインジェクタ電流依存性の
測定データを第３図に示す。第１図の平面図を用いると
、遅延時間の最小値として３．４ｎｓ が得られた。
ンジェクタ層に隣接して設定した平面図である。第１図
（ｂ）と第２図の平面図を用いて作成した１１段リング
オシレータ回路の遅延時間のインジェクタ電流依存性の
測定データを第３図に示す。第１図の平面図を用いると
、遅延時間の最小値として３．４ｎｓ が得られた。
一方、第２図の平面図を用いると、最小遅延時間は５．
４ｎｓである。この違いは、Ｎ型埋め込み層中の電位降
下によることが先の文献で紹介してＩ”Ｌ 素子の等価
回路を用いたＩ”Ｌ 回路の計算よりわかった。
４ｎｓである。この違いは、Ｎ型埋め込み層中の電位降
下によることが先の文献で紹介してＩ”Ｌ 素子の等価
回路を用いたＩ”Ｌ 回路の計算よりわかった。
このことについては後述する。特にＮ型低抵抗層のシー
ト抵抗が増大すると、この埋め込み層中の電位降下が増
大し、Ｉ”Ｌ 回路の高速ロジック動作のさまたげにな
ることがわかった。
ト抵抗が増大すると、この埋め込み層中の電位降下が増
大し、Ｉ”Ｌ 回路の高速ロジック動作のさまたげにな
ることがわかった。
第４図は、第１図（ｂ）を第２図のリングオシレータ回
路の等価回路図である。斜めに書いた等価回路は前述の
文献で述べた等価回路である。Ｎ型埋め込み層のシート
抵抗が小さくない場合は第４図に示したような抵抗網が
エミッタ側に付く。
路の等価回路図である。斜めに書いた等価回路は前述の
文献で述べた等価回路である。Ｎ型埋め込み層のシート
抵抗が小さくない場合は第４図に示したような抵抗網が
エミッタ側に付く。
インジェクタ層９と平行に隣接してＮ型層６を設けると
、ノードＮＡ、ＮＡ′、ＮＡ′ は同一電位になる。
、ノードＮＡ、ＮＡ′、ＮＡ′ は同一電位になる。
ベース電極１１．１１’ 、１．１“は電位関係がノー
ド１１が高電位ならばノード１１′は低電位、ノード１
１″は高電位になる。第１図（ｂ）の平面図の場合は、
ノード１１′が低電位だから、ノードＮ、′とＮＢ′の
電位は同一となる。一方、ノード１１と１１′が高電位
だから、ノードＮＡとＮ１１の間、ＮＡ＃とＮＢ＃の間
でほぼ電位がならされ一定に近くなる。一方、第２図の
平面図の場合はノードＮ、、Ｎ、’ 、Ｎ、’ が開
放とみなせる。
ド１１が高電位ならばノード１１′は低電位、ノード１
１″は高電位になる。第１図（ｂ）の平面図の場合は、
ノード１１′が低電位だから、ノードＮ、′とＮＢ′の
電位は同一となる。一方、ノード１１と１１′が高電位
だから、ノードＮＡとＮ１１の間、ＮＡ＃とＮＢ＃の間
でほぼ電位がならされ一定に近くなる。一方、第２図の
平面図の場合はノードＮ、、Ｎ、’ 、Ｎ、’ が開
放とみなせる。
ノード１１と１１″は高電位だから、ダイオードとトラ
ンジスタに流れる電流はノードＮＡ、ＮＡ′に流れ込み
、ノードＮｓ、 ＮＩｌ＃の電位はノードＮＡｔＮＡ’
の電位より高くなる。このため、第１図（ｂ）と第２図
を比較するとＮ型埋め込み層の電位が第１図（ｂ）の方
が第２図より均一となり、Ｉ”Ｌ 回路の高速動作のた
めに適している。
ンジスタに流れる電流はノードＮＡ、ＮＡ′に流れ込み
、ノードＮｓ、 ＮＩｌ＃の電位はノードＮＡｔＮＡ’
の電位より高くなる。このため、第１図（ｂ）と第２図
を比較するとＮ型埋め込み層の電位が第１図（ｂ）の方
が第２図より均一となり、Ｉ”Ｌ 回路の高速動作のた
めに適している。
第１図と第２図ではＩ”Ｌ素子を隣接するＩ”Ｌ素子か
ら分離するカラー分離領域をはぶいている。
ら分離するカラー分離領域をはぶいている。
この分離領域は第１図、第２図に書くと図面が複雑にな
ってわかりにくくなるからはぶいた。以下に記述する図
面でもこの分離領域は同じ理由よりはぶくことにする。
ってわかりにくくなるからはぶいた。以下に記述する図
面でもこの分離領域は同じ理由よりはぶくことにする。
リングオシレータ回路を回路解析した結果を第３図で点
線で示す。計算値は測定値と良く一致している。なおモ
デルパラメータの求め方は前出の文献に述べた方法に従
った。
線で示す。計算値は測定値と良く一致している。なおモ
デルパラメータの求め方は前出の文献に述べた方法に従
った。
第５図は本発明の他の実施例である。第５図と第１図の
違う点はインジェクタ層９に隣接したＮ型層゛４がない
点である。この構造の場合はインジェクタ直下のノード
ＮＡ、ＮＡ′、ＮＡ′ が同一でなく、インジェクタ
電流の分配にバラツキが生じる。しかし、ベース層のベ
ース抵抗に基づく電位降下とＮ型埋め込み層の′電位降
下が同じ向きで卆るため、ベース・エミッタ間の電位差
が均一化される長所がある。これも、Ｉ”Ｌ 回路の高
速化に適している。
違う点はインジェクタ層９に隣接したＮ型層゛４がない
点である。この構造の場合はインジェクタ直下のノード
ＮＡ、ＮＡ′、ＮＡ′ が同一でなく、インジェクタ
電流の分配にバラツキが生じる。しかし、ベース層のベ
ース抵抗に基づく電位降下とＮ型埋め込み層の′電位降
下が同じ向きで卆るため、ベース・エミッタ間の電位差
が均一化される長所がある。これも、Ｉ”Ｌ 回路の高
速化に適している。
第６図は本発明の他の実施例である。第１図と第６図の
違いは、第４図のリードＮｏとＮＢ、 Ｎｏ’とＮ１′
を同電位にするため、６′と４′を横に拡張した構
造になっている。
違いは、第４図のリードＮｏとＮＢ、 Ｎｏ’とＮ１′
を同電位にするため、６′と４′を横に拡張した構
造になっている。
第７図は本発明の他の実施例である。インジェクタ領域
への左右にベース領域がある場合のＮ型低抵抗層の取り
方を示したものである。
への左右にベース領域がある場合のＮ型低抵抗層の取り
方を示したものである。
Ｉ”Ｌ 回路で多角されるカウンタ回路の最大動作周波
数は、リングオシレータ回路の遅延時間と深い関係にあ
る。リングオシレータの遅延時間が小さくなれば、カウ
ンタ回路の最大動作周波数は増大する。リングオシレー
タ回路の高速化の方法を与えれば、カウンタ回路も高速
化する。このためリングオシレータ回路のみを説明した
。第１図（ｂ）と第２図の様な平面図を用いたカウンタ
回路の測定結果では、最大動作周波数が４０ＭＨｚと１
４ Ｍ Ｈｚでやはり、第１図（ｂ）が適していること
を示している。
数は、リングオシレータ回路の遅延時間と深い関係にあ
る。リングオシレータの遅延時間が小さくなれば、カウ
ンタ回路の最大動作周波数は増大する。リングオシレー
タ回路の高速化の方法を与えれば、カウンタ回路も高速
化する。このためリングオシレータ回路のみを説明した
。第１図（ｂ）と第２図の様な平面図を用いたカウンタ
回路の測定結果では、最大動作周波数が４０ＭＨｚと１
４ Ｍ Ｈｚでやはり、第１図（ｂ）が適していること
を示している。
第１図（、）の断面構造で示したＮ型低抵抗層は、拡散
層であってもよいし、部分的にエツチングをしてエビ厚
を浅くしてから拡散層を作成するものであってもよい。
層であってもよいし、部分的にエツチングをしてエビ厚
を浅くしてから拡散層を作成するものであってもよい。
本発明はＮ型低抵抗層の作り方にはよらない。
インジェクタ電流の分配を均一化するためには、インジ
ェクタ層からほぼ等距離の所にＮ型低抵抗層４，４′を
設ける必要がある。
ェクタ層からほぼ等距離の所にＮ型低抵抗層４，４′を
設ける必要がある。
本発明によれば、Ｉ”Ｌ 回路を構成するインジェクタ
層からほぼ等距離の所にＮ型低抵抗層を用いてＮ型埋め
込み層の電位を取り出し、Ｎ型埋め込み管内の電位分布
を均一化することにより、Ｉ”Ｌ 回路を高速動作する
ことができる。
層からほぼ等距離の所にＮ型低抵抗層を用いてＮ型埋め
込み層の電位を取り出し、Ｎ型埋め込み管内の電位分布
を均一化することにより、Ｉ”Ｌ 回路を高速動作する
ことができる。
例えば、本発明の一実施例第１図（ｂ）と第２図のリン
グオシレータ回路の最小遅延時間が３．４ｎｓと５．４
ｎｓ 、カウンタ回路の最大動作周波数が４０ Ｍ
Ｈｚと１４ＭＨｚで、第り図（ｂ）は第２図に比べて高
速化できる。
グオシレータ回路の最小遅延時間が３．４ｎｓと５．４
ｎｓ 、カウンタ回路の最大動作周波数が４０ Ｍ
Ｈｚと１４ＭＨｚで、第り図（ｂ）は第２図に比べて高
速化できる。
第１図（ａ）と（ｂ）は、本発明の実施例を示す断面構
造図とＩ”Ｌ 回路に適用した時の平面構造図、第２図
はＩ２Ｌ 回路の１つの平面構造図、第３図は１１段リ
ングオシレータ回路の遅延時間のインジェクタ電流依存
性を示す図、第４図はＮ型埋め込み層を考慮したリング
オシレータ回路の等価回路の主要部分を示す図、第５図
、第６図。 第７図は本発明の他の実施例を示す断面構造図である。 １・・・Ｐ型基板、２・・・Ｎ型埋め込み層、３・・・
Ｎ型エピタキシャル層、４．４’ 、４’・・・Ｎ型低
抵抗層、５・・・絶縁物、６．６’ 、６’・・・Ｎ型
低抵抗層の電極、７．７’ 、 ７’、 ７”’ 、
７”’ 、 ７” 、 ７’″・・・Ｎ型低抵抗層、８
・・・Ｐ型層、９・・・Ｐ型層、１０゜１１．１１’
、１１’ 、１１″′、、１１” 、１４〆 。 １２、 １２’ 、 １２” 、１２″′ 、１
２” 、１２” 。 第 ｌ 口 第 ２ 日 １．へｊ＜Ａ）ｈ−一ト 第４ 目
造図とＩ”Ｌ 回路に適用した時の平面構造図、第２図
はＩ２Ｌ 回路の１つの平面構造図、第３図は１１段リ
ングオシレータ回路の遅延時間のインジェクタ電流依存
性を示す図、第４図はＮ型埋め込み層を考慮したリング
オシレータ回路の等価回路の主要部分を示す図、第５図
、第６図。 第７図は本発明の他の実施例を示す断面構造図である。 １・・・Ｐ型基板、２・・・Ｎ型埋め込み層、３・・・
Ｎ型エピタキシャル層、４．４’ 、４’・・・Ｎ型低
抵抗層、５・・・絶縁物、６．６’ 、６’・・・Ｎ型
低抵抗層の電極、７．７’ 、 ７’、 ７”’ 、
７”’ 、 ７” 、 ７’″・・・Ｎ型低抵抗層、８
・・・Ｐ型層、９・・・Ｐ型層、１０゜１１．１１’
、１１’ 、１１″′、、１１” 、１４〆 。 １２、 １２’ 、 １２” 、１２″′ 、１
２” 、１２” 。 第 ｌ 口 第 ２ 日 １．へｊ＜Ａ）ｈ−一ト 第４ 目
Claims (1)
- １、Ｉ＾２Ｌ回路を構成する半導体装置において、イン
ジェクタ素からの距離がほぼ同一な所に、Ｎ型低抵抗埋
め込み層の電位取り出し用層を１つ以上もうけ、該取り
出し用層に接触する電極を該取り出し用層の一部もしく
は全部にもうけ、該電極を同一電位にすることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15284784A JPS6132461A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15284784A JPS6132461A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132461A true JPS6132461A (ja) | 1986-02-15 |
Family
ID=15549427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15284784A Pending JPS6132461A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5772245A (en) * | 1995-03-24 | 1998-06-30 | Mercedes-Benz Ag | Vehicle body |
-
1984
- 1984-07-25 JP JP15284784A patent/JPS6132461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5772245A (en) * | 1995-03-24 | 1998-06-30 | Mercedes-Benz Ag | Vehicle body |
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