JPS6132092A - 表示制御装置 - Google Patents

表示制御装置

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JPS6132092A
JPS6132092A JP15386084A JP15386084A JPS6132092A JP S6132092 A JPS6132092 A JP S6132092A JP 15386084 A JP15386084 A JP 15386084A JP 15386084 A JP15386084 A JP 15386084A JP S6132092 A JPS6132092 A JP S6132092A
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中川路 幹雄
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明はドツトマトリックス表示管とセグメント表示管
との2つの文字表示管を同一の制御回路および同一の制
御プログラムで表示制御する表示制御装置に関する。
[従来の技術] 例えば売場に配置されている電子キャッシュレジスタ等
のようの1台の情報処理装置にキャッシャー用の表示部
と客用の表示部との複数の表示部を備えたものがある。
さらに、このような複数の表示部を有した情報処理装置
のなかには、各表示部をドツトマトリックス表示管とセ
ブンセグメント表示管との互いに異なる種類の表示管を
使用したものもある。
このようにドツトマトリックス表示管とセブンセグメン
ト表示管との2種類の表示管を用いた情報処理装置の表
示制御装置においては、一般に第4図に示すように、ド
ツトマトリックス表示管を表示側iする制御回路とセブ
ンセグメント表示管を表示制御する制御回路とが互いに
独立して設けられている。すなわち、図中1は図示しな
い外部制御としてのメインCPLJ (中央処理装置)
にデータバス2.制御線3を介して接続された表示用C
PUである。この表示用CPU1は、メインCPUから
送出された文字コードを受信すると、表示すべき各文字
の形状を例えば5列×7行のドツトマトリックスにおけ
るドツトパターンで記憶するキャラクタジェネレータ4
へ、上記文字コードに対応するドツトパターンが記憶さ
れた番地を指定するアドレス信号を送出する。アドレス
信号を受信したキャラクタジェネレータ4は指定された
番地のドツトマトリックスを構成する1〜5の各列のド
ツトデータを5個の各シフトレジスタ5へ不れぞれ送出
する。各シフトレジスタ5は、入力したドツトパターン
を形成する1列分のドツトデータをセグメント信号とし
てセグメントドライバ6を介してドツトマトリックス表
示管7を構成する各桁のマトリックス配列された該当列
の発光素子へ入力する。
一方、ドツトマトリックス表示管7のマトリックス配列
された複数の発光素子で形成された各桁をダイナミック
表示制御1(時分割表示制御)するために、前記表示用
CPU1は、前記アドレス信号をキャラクタジェネレー
タ4へ送出すると共に、カウンタ回路8ヘ力ウント信号
を出力する。カウンタ回路8は入力したカウント信号に
基づき走査(スキャン)信号をデコーダ回路9へ送出す
る。
デコーダ回路9は走査信号が入力する度に表示駆動桁を
示すデジット信号をデジットドライバ10を介してドツ
トマトリックス表示管7の各桁の表示制御端子へ印加す
る。このようにしてドツトマトリックス表示管7の各桁
はダイナミック表示制御される。
また、同じく図示しないメインCPLIにデータバス2
.制御線3−を介して接続された表示制御部11は、メ
インCPUから入力された文字コードに対応するセグメ
ント信号をセグメントドライバ12を介してセブンセグ
メント表示管13を構成する各桁の各セグメント発光素
子へ入力する。一方、セブンセグメント表示管13のセ
グメント配列された7つのLED等のセグメント発光素
子で形成された各桁をダイナミック表示制御(時分割表
示制御)するために、前記表示制御部11は、前記セグ
メント信号をセブンセグメント表示管13へ送出すると
共に、デコーダ回路14へ走査信号を出力する。デコー
ダ回路14はは走査信号が入力する度に表示駆動桁を示
すデジット信号をデジットドライバ15を介してセブン
セグメント表示管13の各桁へ印加する。このようにし
てセブンセグメント表示管13の各桁はダイナミック表
示制御される。
[発明が解決しようとする問題点] しかしながら、上記のようにドツトマトリックス表示管
7とセブンセグメント表示管13とを表示制御する制御
回路を互いに独立して設けた表示制御装置にあっては、
次のような問題があった。
すなわち、文字を表示する表示管7.13はそれぞれ独
立した表示制御回路を有しているので、IC素子等の回
路構成部材数が増大し、表示制御装置全体が大型化した
り製造費が増大する虞れがあった。
また、各表示管7,13をそれぞれ独立して表示制御す
る必要があるので、メインCPUの制御プログラムもド
ツトマトリックス表示管7用とセブンセグメント表示管
13用とをそれぞれ独立して制御するように構成しなけ
ればならない。したがって、制御プログラムが複雑化す
る問題もあった。
本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、ドツトマトリックス表示管
とセグメント表示管との2つの文字表示管を同一の制御
回路および同一の制御プロダラムで表示制御でき、制御
回路および制御プログラムの簡素化を図れる表示制御装
置を提供することにある。
[問題点を解決するための手段」 本発明は、ドツトマトリックスを構成する複数の列に属
するドツトを用いて前記ドツト文字に対応するドツトパ
ターンを記憶するとともに前記ドツトマトリックスを構
成する特定の1列のみに属するドツトを用いて前記セグ
メント文字に対応して点灯すべきセグメントを記憶する
キャラクタジェネレータと、外部制御部から入力された
文字コードに対応して前記キャラクタジェネレータから
出力される1文字分のドツトマトリックスデータの各列
のドツトデータを一時記憶する複数のレジスタと、前記
文字コードの文字を表示する表示管を判断する判断回路
とを設け、この判断回路が前記表示管をドツトマトリッ
クス表示管と判断したとき、第1のデコーダ回路でもっ
て、前記各レジスタに記憶された各ドツトデータをドツ
ト文字を表示するドツトマトリックス表示管に表示制御
し、前記判断回路が前記表示管をセグメント表示管と判
断したとき、第2のデコーダ回路でもって、前記複数の
レジスタのうち前記特定の1列のドツトデータを記憶し
たレジスタのドツトデータをセグメント文字を表示する
セグメント表示管に表示制御している。
[作用] このように構成された表示装置であれば、外部制御部か
ら入力された文字コードの文字を表示する表示管がドツ
トマトリックス表示管であれば、キャラクタジェネレー
タから出力された1文字分のドツトマトリックスデータ
の各レジスタに一時記憶された各1列分のドツトデータ
がそれぞれドツトマトリックス表示管へ送出されて表示
される。
一方、外部制御部から入力された文字コードを表示する
表示管がセグメント表示管であれば、キャラクタジェネ
レータから出力された1文字分のドツトマトリックスデ
ータうちの、特定の1列のドツトデータを記憶したレジ
スタのドツトデータのみがセグメント表示管べ一送出さ
れて表示される。
[実施例] 以下本発明の一実施例を図面を用いて説明する。
第1図は実施例の表示制御装置の概略構成を示すブロッ
ク図であり、図中21は図示しない外部制御部としての
メインCPUにデータバス22および制御線23を介し
て接続された表示用CPtJである。この表示用CPU
21は、メインCPUから送出された文字コードに基づ
いてキャラクタジェネレータ24ヘアドレス信号aを送
出するとともにカウンタ回路25ヘダイナミック表示制
御用のカウント信号すを送出する。
キャラクタジェネレータ24の5個の各出力端子にはそ
れぞれ7桁のドツトデータを記憶できるシフトレジスタ
26a、26b、26c、26d。
26eが接続されており、各シフトレジスタ26a、2
6b、26c、26d、26eから出力される各セグメ
ント信号Cは各セグメントドライバ27a、27b、2
7c、27d、27eをそれぞれ介してドツトマトリッ
クス表示管28を構成する各桁のマトリックス配列され
た各該当列の発光素子の一端へ入力される。このドツト
マトリックス表示管28は、例えば16桁の文字表示領
域を有しており、各文字表示領域には5列×7行のマト
リックス状に35個の発光素子が配列されている。また
、前記カウンタ回路25から出力される各桁をダイナミ
ック表示制御するための走査信号dは第1のデコーダ回
路29および第2のデコーダ回路30の入力端子へ入力
される。またこの走査信号dの最上位桁の桁信号eは第
1のデコーダ回路29の制御端子Gへ入力されると共に
、インバータ31を介して第2のデコーダ30の制御端
子Gへ入力される。第1のデコーダ回路29から出力さ
れるドツトマトリックス表示管28の表示駆動桁を示す
デジット信号fはデジットドライバ32を介してドツト
マトリックス表示管28の各桁の表示制御端子へ入力さ
れる。なお、上記カウンタ回路25.インバータ31と
で判断回路を構成している。
また、セグメントドライバ27aから出力される出力信
号はドツトマトリックス表示管28の各桁を形成するマ
トリックス配列された第1列目の各発光素子へ入力され
ると共に、セブンセグメント表示管33を構成する各桁
の各セグメント発光素子の一端へ入力される。このセブ
ンセグメント表示管33は、例えば8桁の文字表示領域
を有しており、各文字表示領域には第3図(a 、)に
示すようにa、b、c、d、e、f、g、の7つのLI
ED等で構成されたセグメント発光素子が配列されてい
る。したがって、前記ドツトマトリックス表示管28で
1〜16桁目の文字、およびこのセブンセグメント表示
管33で17〜24桁目の文字を表示できる。また、前
記第2のデコーダ回路30から出力されるデジット信号
qはデジットドライバ34を介してセブンセグメント表
示管33の各桁の表示制御端子へ入力される。
前記キャラクタジェネレータ24内には第2図に示す各
文字の文字形状がその文字コードに対応した番地にドツ
トパターンとして格納されている。
例えば、文字コード31の[1]を示すドツトパターン
は31番地に記憶され、文字コード17の[1−1]を
示すセグメント文字は[17]番地に記憶されている。
第2図に示すように2桁の文字コードのうちの先頭の桁
の数字が[0]又は[1]を示す文字コードはセグメン
ト文字形状を示し、その他はドツト文字形状を示す。第
3図(a)は文字コード08の文字[8]をa−gの7
つのセグメントで表示した文字形状であり、このセグメ
ント表示したセグメント文字形状35は前記キャラクタ
ジェネレータ24内においては、第3図(b)に示すよ
うに5列×7行のドツトマトリックス36の第1列を構
成するa、b、c、d、e。
flgの7つのドツトのドツトデータで記録されている
。すなわち、セグメント文字形状35の各セグメントと
ドツトマトリックス36の第1列の各ドツトとが対応し
ている。なお第1列以外の各。
列のドツトデータは常にOである。したがって、この第
1列のドツトデータをセブンセグメント表示管33へ送
出すると各桁の各セグメント発光素子が点灯してセグメ
ント文字が表示される。
なお、先頭桁が[0]、″[1]以外の文字コードの文
字形状は通常の5列×7行のドツトマトリックス36を
用いたドツトパターンとしてキャラクタジェネレータ2
4に記憶されている。
このように構成された表示制御装置において、表示用C
PU2’1は、メインCPUから送出された文字コード
を受信すると、文字コードに対応するアドレス信号aを
キャラクタジェネレータ24へ送出する。アドレス信号
aを受信したキャラクタジェネレータ24は第2図の指
定された番地のドツトマトリックス36を構成する各列
のドツトデータを各列毎に各シフトレジスタ26a、2
6b、26c、26d、26eへ送出する。したがって
上記各シフトレジスタ26a〜26eの各7桁の記憶領
域にはドツトマトリックス36の各列のa〜Qの7つの
ドツト状態を示すドツトデータが格納される。そして、
各シフトレジスタ26a〜26eに一時格納された各ド
ツトデータはセグメント信号Cとして各セグメントドラ
イバ27a〜27eを介してドツトマトリックス表示管
28の1〜16の各桁を構成するマトリックス配列され
た各該当列の各発光素子の一端へ入力される。
なお、ドツトマトリックス36の第1列目のドツトデー
タを記憶したシフトレジスタ26aからセグメントドラ
イバ27aを介して出力されるセグメント信号はドツト
マトリックス表示管28へ入力されると共に、セブンセ
グメント表示管33の17〜24の各桁を構成する7つ
の各セグメント発光素子の一端へ入力される。
一方、ドツトマトリックス表示管28およびセブンセグ
メント表示管33の1〜24の各桁をダイナミック表示
制御(時分割表示制御)するために、前記表示用CPL
J21は、前述のアドレス信号aをキャラクタジェネレ
ータ24へ送出すると共に、カウンタ回路25ヘ力ウン
ト信号すを出力する。カウンタ回路25は入力したカウ
ント信号すに基づき走査(スキャン)信号dを第1のデ
コーダ回路29および第2のデコーダ回路30の各入力
端子へ送出する。同時に上記走査信号dの最上位桁を示
す桁信号eが第1のデコーダ回路29の制御端子Gへ入
力され、この桁信号eの反転信号が第2のデコーダ回路
30の制御端子Gへ入力される。したがって、第1およ
び第2のデコーダ回路29.30が同時に動作状態にな
ることはない。すなわち、デジタル符号で示された走査
信号dの最上位桁が0であればドツトマトリックス表示
管28の1〜16の桁が選択されたので、第1のデコー
ダ回路29が動作状態になり、第2のデコーダ回路30
が停止する。この場合、第1のデコーダ回路29は入力
した走査信号dに基づいて表示駆動相を示すデジット信
号fをデジットドライバ32を介してドツトマトリック
ス表示管28の各桁の表示制御端子へ印加する。その結
果、上記デジット信号fにて指定された桁のマトリック
スを構成する各発光素子が各シフトレジスタ26a〜2
6eから出力されたセグメント信号Cに従って点灯制御
され、メインCPUから入力された文字コードに対応す
る文字が指定桁にダイナミック表示される。
一方、走査信号dの最上位桁が1であればセブンセグメ
ント表示管33のの17〜24の桁が選択されたので、
第2のデコーダ回路30が動作状態になり、第1のデコ
ーダ回路29が停止する。
この場合、第2のデコーダ回路30は入力した走査信号
dに基づいて表示駆動相を示すデジット信号fをデジッ
トドライバ34を介してセブンセグメント表示管管33
の各桁の表示制御端子へ印加する。その結果、上記デジ
ット信号fにて指定された桁の各セグメント文字を構成
する各セグメント発光素子がシフトレジスタ26aから
出力されたセグメント信号Cに従って点灯制御され、メ
インCPLJから入力された文字コードに対応する文字
が指定桁にダイナミック表示される。
このような表示制御装置であれば、メインCPUから入
力された文字コードを表示する表示桁がドツトマトリッ
クス表示管28に属する1〜16の桁であれば、キャラ
クタジェネレー・夕24から出力された1文字文のドツ
トマトリックスデータは一旦各列毎のドツトデータに分
割されて各シフトレジスタ26a〜26eに記憶された
のち、指定桁にドツト表示される。一方、メインCPU
から出力された文字コードを表示する表示桁がセブンセ
グメント表示管33に属する17〜24の桁であれば、
キャラクタジェネレータ24から出力された7つのセグ
メントデータを示すドツトマトリックス36の第1列の
ドツトデータはシフトレジスタ26aを介してセブンセ
グメント表示管33へ入力され、指定桁にセグメント表
示される。
したがって、ドツトマトリックス表示管28およびセブ
ンセグメント表示管33を表示制御するために、それぞ
れ独立した制御回路を設ける必要ないで、IC素子等の
回路構成部材数を減少でき、表示制御装置全体を小型か
つ低価格に製作することが可能である。
また、各表示管28.33を同一の制御プログラムで表
示制御できるので制御プログラムの簡素化を図ることも
できる。
[発明の効果] 以上説明したように本発明によれば、ドツトマトリック
ス表示管とセグメント表示管との2つの文字表示管を同
一の制御回路および同一の制御プログラムで表示制御で
き、制御回路および制御プログラムの簡素化を図れ、表
示制御装置全体の小型化と製造費の低減を図ることが可
能である。
【図面の簡単な説明】
第1図は本発明の一実施例に係わる表示制御装置の概略
構成を示すブロック図、第2図は同表示制御装置のキャ
ラクタジェネレータの記憶文字形状を示す図、第3図(
a)はセグメント文字形状を示す図、第3図(b)はド
ツトマトリックスを示す図、第4図は従来の表示制御装
置の概略構成を示すブロック図である。 21・・・表示用CPIJ124・・・キャラクタジェ
ネレータ、25・・・カウンタ回路、26a、26b。 26’c、26d、26e−・・シフトレジスタ、27
a、27b、27c、27d、27e−・・セグメント
ドライバ、28・・・ドツトマトリックス表示管、29
・・・第1のデコーダ回路、30・・・第2のデコーダ
回路、32.34・・・デジットドライバ、33・・・
セブンセグメント表示管、35・・・セグメント文字形
状、36・・・ドツトマトリックス。 第2図 第3図 第4図

Claims (1)

    【特許請求の範囲】
  1. ドット文字を表示するドットマトリックス表示管と、セ
    グメント文字を表示するセグメント表示管と、ドットマ
    トリックスを構成する複数の列に属するドットを用いて
    前記ドット文字に対応するドットパターンを記憶すると
    ともに前記ドットマトリックスを構成する特定の1列の
    みに属するドットを用いて前記セグメント文字に対応し
    て点灯すべきセグメントを記憶するキャラクタジェネレ
    ータと、外部制御部から入力された文字コードに対応し
    て前記キャラクタジェネレータから出力される1文字分
    のドットマトリックスデータの各列のドットデータを一
    時記憶する複数のレジスタと、前記文字コードの文字を
    表示する表示管を判断する判断回路と、この判断回路が
    前記表示管を前記ドットマトリックス表示管と判断した
    とき、前記各レジスタに記憶された各ドットデータを前
    記ドットマトリックス表示管に表示制御する第1のデコ
    ーダ回路と、前記判断回路が前記表示管をセグメント表
    示管と判断したとき前記複数のレジスタのうち前記特定
    の1列のドットデータを記憶したレジスタのドットデー
    タを前記セグメント表示管に表示制御する第2のデコー
    ダ回路とを備えたことを特徴とする表示制御装置。
JP15386084A 1984-07-24 1984-07-24 表示制御装置 Granted JPS6132092A (ja)

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JP15386084A JPS6132092A (ja) 1984-07-24 1984-07-24 表示制御装置
US06/752,456 US4692760A (en) 1984-07-24 1985-07-05 Display apparatus
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JP15386084A JPS6132092A (ja) 1984-07-24 1984-07-24 表示制御装置

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Publication Number Publication Date
JPS6132092A true JPS6132092A (ja) 1986-02-14
JPH0436391B2 JPH0436391B2 (ja) 1992-06-16

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ID=15571683

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15386084A Granted JPS6132092A (ja) 1984-07-24 1984-07-24 表示制御装置

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JP (1) JPS6132092A (ja)
FR (1) FR2568396B1 (ja)

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