JPS6132092A - 表示制御装置 - Google Patents
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- JPS6132092A JPS6132092A JP15386084A JP15386084A JPS6132092A JP S6132092 A JPS6132092 A JP S6132092A JP 15386084 A JP15386084 A JP 15386084A JP 15386084 A JP15386084 A JP 15386084A JP S6132092 A JPS6132092 A JP S6132092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はドツトマトリックス表示管とセグメント表示管
との２つの文字表示管を同一の制御回路および同一の制
御プログラムで表示制御する表示制御装置に関する。
との２つの文字表示管を同一の制御回路および同一の制
御プログラムで表示制御する表示制御装置に関する。
［従来の技術］
例えば売場に配置されている電子キャッシュレジスタ等
のようの１台の情報処理装置にキャッシャー用の表示部
と客用の表示部との複数の表示部を備えたものがある。
のようの１台の情報処理装置にキャッシャー用の表示部
と客用の表示部との複数の表示部を備えたものがある。
さらに、このような複数の表示部を有した情報処理装置
のなかには、各表示部をドツトマトリックス表示管とセ
ブンセグメント表示管との互いに異なる種類の表示管を
使用したものもある。
のなかには、各表示部をドツトマトリックス表示管とセ
ブンセグメント表示管との互いに異なる種類の表示管を
使用したものもある。
このようにドツトマトリックス表示管とセブンセグメン
ト表示管との２種類の表示管を用いた情報処理装置の表
示制御装置においては、一般に第４図に示すように、ド
ツトマトリックス表示管を表示側ｉする制御回路とセブ
ンセグメント表示管を表示制御する制御回路とが互いに
独立して設けられている。すなわち、図中１は図示しな
い外部制御としてのメインＣＰＬＪ （中央処理装置）
にデータバス２．制御線３を介して接続された表示用Ｃ
ＰＵである。この表示用ＣＰＵ１は、メインＣＰＵから
送出された文字コードを受信すると、表示すべき各文字
の形状を例えば５列×７行のドツトマトリックスにおけ
るドツトパターンで記憶するキャラクタジェネレータ４
へ、上記文字コードに対応するドツトパターンが記憶さ
れた番地を指定するアドレス信号を送出する。アドレス
信号を受信したキャラクタジェネレータ４は指定された
番地のドツトマトリックスを構成する１〜５の各列のド
ツトデータを５個の各シフトレジスタ５へ不れぞれ送出
する。各シフトレジスタ５は、入力したドツトパターン
を形成する１列分のドツトデータをセグメント信号とし
てセグメントドライバ６を介してドツトマトリックス表
示管７を構成する各桁のマトリックス配列された該当列
の発光素子へ入力する。
ト表示管との２種類の表示管を用いた情報処理装置の表
示制御装置においては、一般に第４図に示すように、ド
ツトマトリックス表示管を表示側ｉする制御回路とセブ
ンセグメント表示管を表示制御する制御回路とが互いに
独立して設けられている。すなわち、図中１は図示しな
い外部制御としてのメインＣＰＬＪ （中央処理装置）
にデータバス２．制御線３を介して接続された表示用Ｃ
ＰＵである。この表示用ＣＰＵ１は、メインＣＰＵから
送出された文字コードを受信すると、表示すべき各文字
の形状を例えば５列×７行のドツトマトリックスにおけ
るドツトパターンで記憶するキャラクタジェネレータ４
へ、上記文字コードに対応するドツトパターンが記憶さ
れた番地を指定するアドレス信号を送出する。アドレス
信号を受信したキャラクタジェネレータ４は指定された
番地のドツトマトリックスを構成する１〜５の各列のド
ツトデータを５個の各シフトレジスタ５へ不れぞれ送出
する。各シフトレジスタ５は、入力したドツトパターン
を形成する１列分のドツトデータをセグメント信号とし
てセグメントドライバ６を介してドツトマトリックス表
示管７を構成する各桁のマトリックス配列された該当列
の発光素子へ入力する。
一方、ドツトマトリックス表示管７のマトリックス配列
された複数の発光素子で形成された各桁をダイナミック
表示制御１（時分割表示制御）するために、前記表示用
ＣＰＵ１は、前記アドレス信号をキャラクタジェネレー
タ４へ送出すると共に、カウンタ回路８ヘ力ウント信号
を出力する。カウンタ回路８は入力したカウント信号に
基づき走査（スキャン）信号をデコーダ回路９へ送出す
る。
された複数の発光素子で形成された各桁をダイナミック
表示制御１（時分割表示制御）するために、前記表示用
ＣＰＵ１は、前記アドレス信号をキャラクタジェネレー
タ４へ送出すると共に、カウンタ回路８ヘ力ウント信号
を出力する。カウンタ回路８は入力したカウント信号に
基づき走査（スキャン）信号をデコーダ回路９へ送出す
る。
デコーダ回路９は走査信号が入力する度に表示駆動桁を
示すデジット信号をデジットドライバ１０を介してドツ
トマトリックス表示管７の各桁の表示制御端子へ印加す
る。このようにしてドツトマトリックス表示管７の各桁
はダイナミック表示制御される。
示すデジット信号をデジットドライバ１０を介してドツ
トマトリックス表示管７の各桁の表示制御端子へ印加す
る。このようにしてドツトマトリックス表示管７の各桁
はダイナミック表示制御される。
また、同じく図示しないメインＣＰＬＩにデータバス２
．制御線３−を介して接続された表示制御部１１は、メ
インＣＰＵから入力された文字コードに対応するセグメ
ント信号をセグメントドライバ１２を介してセブンセグ
メント表示管１３を構成する各桁の各セグメント発光素
子へ入力する。一方、セブンセグメント表示管１３のセ
グメント配列された７つのＬＥＤ等のセグメント発光素
子で形成された各桁をダイナミック表示制御（時分割表
示制御）するために、前記表示制御部１１は、前記セグ
メント信号をセブンセグメント表示管１３へ送出すると
共に、デコーダ回路１４へ走査信号を出力する。デコー
ダ回路１４はは走査信号が入力する度に表示駆動桁を示
すデジット信号をデジットドライバ１５を介してセブン
セグメント表示管１３の各桁へ印加する。このようにし
てセブンセグメント表示管１３の各桁はダイナミック表
示制御される。
．制御線３−を介して接続された表示制御部１１は、メ
インＣＰＵから入力された文字コードに対応するセグメ
ント信号をセグメントドライバ１２を介してセブンセグ
メント表示管１３を構成する各桁の各セグメント発光素
子へ入力する。一方、セブンセグメント表示管１３のセ
グメント配列された７つのＬＥＤ等のセグメント発光素
子で形成された各桁をダイナミック表示制御（時分割表
示制御）するために、前記表示制御部１１は、前記セグ
メント信号をセブンセグメント表示管１３へ送出すると
共に、デコーダ回路１４へ走査信号を出力する。デコー
ダ回路１４はは走査信号が入力する度に表示駆動桁を示
すデジット信号をデジットドライバ１５を介してセブン
セグメント表示管１３の各桁へ印加する。このようにし
てセブンセグメント表示管１３の各桁はダイナミック表
示制御される。
［発明が解決しようとする問題点］
しかしながら、上記のようにドツトマトリックス表示管
７とセブンセグメント表示管１３とを表示制御する制御
回路を互いに独立して設けた表示制御装置にあっては、
次のような問題があった。
７とセブンセグメント表示管１３とを表示制御する制御
回路を互いに独立して設けた表示制御装置にあっては、
次のような問題があった。
すなわち、文字を表示する表示管７．１３はそれぞれ独
立した表示制御回路を有しているので、ＩＣ素子等の回
路構成部材数が増大し、表示制御装置全体が大型化した
り製造費が増大する虞れがあった。
立した表示制御回路を有しているので、ＩＣ素子等の回
路構成部材数が増大し、表示制御装置全体が大型化した
り製造費が増大する虞れがあった。
また、各表示管７，１３をそれぞれ独立して表示制御す
る必要があるので、メインＣＰＵの制御プログラムもド
ツトマトリックス表示管７用とセブンセグメント表示管
１３用とをそれぞれ独立して制御するように構成しなけ
ればならない。したがって、制御プログラムが複雑化す
る問題もあった。
る必要があるので、メインＣＰＵの制御プログラムもド
ツトマトリックス表示管７用とセブンセグメント表示管
１３用とをそれぞれ独立して制御するように構成しなけ
ればならない。したがって、制御プログラムが複雑化す
る問題もあった。
本発明はこのような事情に基づいてなされたものであり
、その目的とするところは、ドツトマトリックス表示管
とセグメント表示管との２つの文字表示管を同一の制御
回路および同一の制御プロダラムで表示制御でき、制御
回路および制御プログラムの簡素化を図れる表示制御装
置を提供することにある。
、その目的とするところは、ドツトマトリックス表示管
とセグメント表示管との２つの文字表示管を同一の制御
回路および同一の制御プロダラムで表示制御でき、制御
回路および制御プログラムの簡素化を図れる表示制御装
置を提供することにある。
［問題点を解決するための手段」
本発明は、ドツトマトリックスを構成する複数の列に属
するドツトを用いて前記ドツト文字に対応するドツトパ
ターンを記憶するとともに前記ドツトマトリックスを構
成する特定の１列のみに属するドツトを用いて前記セグ
メント文字に対応して点灯すべきセグメントを記憶する
キャラクタジェネレータと、外部制御部から入力された
文字コードに対応して前記キャラクタジェネレータから
出力される１文字分のドツトマトリックスデータの各列
のドツトデータを一時記憶する複数のレジスタと、前記
文字コードの文字を表示する表示管を判断する判断回路
とを設け、この判断回路が前記表示管をドツトマトリッ
クス表示管と判断したとき、第１のデコーダ回路でもっ
て、前記各レジスタに記憶された各ドツトデータをドツ
ト文字を表示するドツトマトリックス表示管に表示制御
し、前記判断回路が前記表示管をセグメント表示管と判
断したとき、第２のデコーダ回路でもって、前記複数の
レジスタのうち前記特定の１列のドツトデータを記憶し
たレジスタのドツトデータをセグメント文字を表示する
セグメント表示管に表示制御している。
するドツトを用いて前記ドツト文字に対応するドツトパ
ターンを記憶するとともに前記ドツトマトリックスを構
成する特定の１列のみに属するドツトを用いて前記セグ
メント文字に対応して点灯すべきセグメントを記憶する
キャラクタジェネレータと、外部制御部から入力された
文字コードに対応して前記キャラクタジェネレータから
出力される１文字分のドツトマトリックスデータの各列
のドツトデータを一時記憶する複数のレジスタと、前記
文字コードの文字を表示する表示管を判断する判断回路
とを設け、この判断回路が前記表示管をドツトマトリッ
クス表示管と判断したとき、第１のデコーダ回路でもっ
て、前記各レジスタに記憶された各ドツトデータをドツ
ト文字を表示するドツトマトリックス表示管に表示制御
し、前記判断回路が前記表示管をセグメント表示管と判
断したとき、第２のデコーダ回路でもって、前記複数の
レジスタのうち前記特定の１列のドツトデータを記憶し
たレジスタのドツトデータをセグメント文字を表示する
セグメント表示管に表示制御している。
［作用］
このように構成された表示装置であれば、外部制御部か
ら入力された文字コードの文字を表示する表示管がドツ
トマトリックス表示管であれば、キャラクタジェネレー
タから出力された１文字分のドツトマトリックスデータ
の各レジスタに一時記憶された各１列分のドツトデータ
がそれぞれドツトマトリックス表示管へ送出されて表示
される。
ら入力された文字コードの文字を表示する表示管がドツ
トマトリックス表示管であれば、キャラクタジェネレー
タから出力された１文字分のドツトマトリックスデータ
の各レジスタに一時記憶された各１列分のドツトデータ
がそれぞれドツトマトリックス表示管へ送出されて表示
される。
一方、外部制御部から入力された文字コードを表示する
表示管がセグメント表示管であれば、キャラクタジェネ
レータから出力された１文字分のドツトマトリックスデ
ータうちの、特定の１列のドツトデータを記憶したレジ
スタのドツトデータのみがセグメント表示管べ一送出さ
れて表示される。
表示管がセグメント表示管であれば、キャラクタジェネ
レータから出力された１文字分のドツトマトリックスデ
ータうちの、特定の１列のドツトデータを記憶したレジ
スタのドツトデータのみがセグメント表示管べ一送出さ
れて表示される。
［実施例］
以下本発明の一実施例を図面を用いて説明する。
第１図は実施例の表示制御装置の概略構成を示すブロッ
ク図であり、図中２１は図示しない外部制御部としての
メインＣＰＵにデータバス２２および制御線２３を介し
て接続された表示用ＣＰｔＪである。この表示用ＣＰＵ
２１は、メインＣＰＵから送出された文字コードに基づ
いてキャラクタジェネレータ２４ヘアドレス信号ａを送
出するとともにカウンタ回路２５ヘダイナミック表示制
御用のカウント信号すを送出する。
ク図であり、図中２１は図示しない外部制御部としての
メインＣＰＵにデータバス２２および制御線２３を介し
て接続された表示用ＣＰｔＪである。この表示用ＣＰＵ
２１は、メインＣＰＵから送出された文字コードに基づ
いてキャラクタジェネレータ２４ヘアドレス信号ａを送
出するとともにカウンタ回路２５ヘダイナミック表示制
御用のカウント信号すを送出する。
キャラクタジェネレータ２４の５個の各出力端子にはそ
れぞれ７桁のドツトデータを記憶できるシフトレジスタ
２６ａ、２６ｂ、２６ｃ、２６ｄ。
れぞれ７桁のドツトデータを記憶できるシフトレジスタ
２６ａ、２６ｂ、２６ｃ、２６ｄ。
２６ｅが接続されており、各シフトレジスタ２６ａ、２
６ｂ、２６ｃ、２６ｄ、２６ｅから出力される各セグメ
ント信号Ｃは各セグメントドライバ２７ａ、２７ｂ、２
７ｃ、２７ｄ、２７ｅをそれぞれ介してドツトマトリッ
クス表示管２８を構成する各桁のマトリックス配列され
た各該当列の発光素子の一端へ入力される。このドツト
マトリックス表示管２８は、例えば１６桁の文字表示領
域を有しており、各文字表示領域には５列×７行のマト
リックス状に３５個の発光素子が配列されている。また
、前記カウンタ回路２５から出力される各桁をダイナミ
ック表示制御するための走査信号ｄは第１のデコーダ回
路２９および第２のデコーダ回路３０の入力端子へ入力
される。またこの走査信号ｄの最上位桁の桁信号ｅは第
１のデコーダ回路２９の制御端子Ｇへ入力されると共に
、インバータ３１を介して第２のデコーダ３０の制御端
子Ｇへ入力される。第１のデコーダ回路２９から出力さ
れるドツトマトリックス表示管２８の表示駆動桁を示す
デジット信号ｆはデジットドライバ３２を介してドツト
マトリックス表示管２８の各桁の表示制御端子へ入力さ
れる。なお、上記カウンタ回路２５．インバータ３１と
で判断回路を構成している。
６ｂ、２６ｃ、２６ｄ、２６ｅから出力される各セグメ
ント信号Ｃは各セグメントドライバ２７ａ、２７ｂ、２
７ｃ、２７ｄ、２７ｅをそれぞれ介してドツトマトリッ
クス表示管２８を構成する各桁のマトリックス配列され
た各該当列の発光素子の一端へ入力される。このドツト
マトリックス表示管２８は、例えば１６桁の文字表示領
域を有しており、各文字表示領域には５列×７行のマト
リックス状に３５個の発光素子が配列されている。また
、前記カウンタ回路２５から出力される各桁をダイナミ
ック表示制御するための走査信号ｄは第１のデコーダ回
路２９および第２のデコーダ回路３０の入力端子へ入力
される。またこの走査信号ｄの最上位桁の桁信号ｅは第
１のデコーダ回路２９の制御端子Ｇへ入力されると共に
、インバータ３１を介して第２のデコーダ３０の制御端
子Ｇへ入力される。第１のデコーダ回路２９から出力さ
れるドツトマトリックス表示管２８の表示駆動桁を示す
デジット信号ｆはデジットドライバ３２を介してドツト
マトリックス表示管２８の各桁の表示制御端子へ入力さ
れる。なお、上記カウンタ回路２５．インバータ３１と
で判断回路を構成している。
また、セグメントドライバ２７ａから出力される出力信
号はドツトマトリックス表示管２８の各桁を形成するマ
トリックス配列された第１列目の各発光素子へ入力され
ると共に、セブンセグメント表示管３３を構成する各桁
の各セグメント発光素子の一端へ入力される。このセブ
ンセグメント表示管３３は、例えば８桁の文字表示領域
を有しており、各文字表示領域には第３図（ａ 、）に
示すようにａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、の７つのＬＩ
ＥＤ等で構成されたセグメント発光素子が配列されてい
る。したがって、前記ドツトマトリックス表示管２８で
１〜１６桁目の文字、およびこのセブンセグメント表示
管３３で１７〜２４桁目の文字を表示できる。また、前
記第２のデコーダ回路３０から出力されるデジット信号
ｑはデジットドライバ３４を介してセブンセグメント表
示管３３の各桁の表示制御端子へ入力される。
号はドツトマトリックス表示管２８の各桁を形成するマ
トリックス配列された第１列目の各発光素子へ入力され
ると共に、セブンセグメント表示管３３を構成する各桁
の各セグメント発光素子の一端へ入力される。このセブ
ンセグメント表示管３３は、例えば８桁の文字表示領域
を有しており、各文字表示領域には第３図（ａ 、）に
示すようにａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ、の７つのＬＩ
ＥＤ等で構成されたセグメント発光素子が配列されてい
る。したがって、前記ドツトマトリックス表示管２８で
１〜１６桁目の文字、およびこのセブンセグメント表示
管３３で１７〜２４桁目の文字を表示できる。また、前
記第２のデコーダ回路３０から出力されるデジット信号
ｑはデジットドライバ３４を介してセブンセグメント表
示管３３の各桁の表示制御端子へ入力される。
前記キャラクタジェネレータ２４内には第２図に示す各
文字の文字形状がその文字コードに対応した番地にドツ
トパターンとして格納されている。
文字の文字形状がその文字コードに対応した番地にドツ
トパターンとして格納されている。
例えば、文字コード３１の［１］を示すドツトパターン
は３１番地に記憶され、文字コード１７の［１−１］を
示すセグメント文字は［１７］番地に記憶されている。
は３１番地に記憶され、文字コード１７の［１−１］を
示すセグメント文字は［１７］番地に記憶されている。
第２図に示すように２桁の文字コードのうちの先頭の桁
の数字が［０］又は［１］を示す文字コードはセグメン
ト文字形状を示し、その他はドツト文字形状を示す。第
３図（ａ）は文字コード０８の文字［８］をａ−ｇの７
つのセグメントで表示した文字形状であり、このセグメ
ント表示したセグメント文字形状３５は前記キャラクタ
ジェネレータ２４内においては、第３図（ｂ）に示すよ
うに５列×７行のドツトマトリックス３６の第１列を構
成するａ、ｂ、ｃ、ｄ、ｅ。
の数字が［０］又は［１］を示す文字コードはセグメン
ト文字形状を示し、その他はドツト文字形状を示す。第
３図（ａ）は文字コード０８の文字［８］をａ−ｇの７
つのセグメントで表示した文字形状であり、このセグメ
ント表示したセグメント文字形状３５は前記キャラクタ
ジェネレータ２４内においては、第３図（ｂ）に示すよ
うに５列×７行のドツトマトリックス３６の第１列を構
成するａ、ｂ、ｃ、ｄ、ｅ。
ｆｌｇの７つのドツトのドツトデータで記録されている
。すなわち、セグメント文字形状３５の各セグメントと
ドツトマトリックス３６の第１列の各ドツトとが対応し
ている。なお第１列以外の各。
。すなわち、セグメント文字形状３５の各セグメントと
ドツトマトリックス３６の第１列の各ドツトとが対応し
ている。なお第１列以外の各。
列のドツトデータは常にＯである。したがって、この第
１列のドツトデータをセブンセグメント表示管３３へ送
出すると各桁の各セグメント発光素子が点灯してセグメ
ント文字が表示される。
１列のドツトデータをセブンセグメント表示管３３へ送
出すると各桁の各セグメント発光素子が点灯してセグメ
ント文字が表示される。
なお、先頭桁が［０］、″［１］以外の文字コードの文
字形状は通常の５列×７行のドツトマトリックス３６を
用いたドツトパターンとしてキャラクタジェネレータ２
４に記憶されている。
字形状は通常の５列×７行のドツトマトリックス３６を
用いたドツトパターンとしてキャラクタジェネレータ２
４に記憶されている。
このように構成された表示制御装置において、表示用Ｃ
ＰＵ２’１は、メインＣＰＵから送出された文字コード
を受信すると、文字コードに対応するアドレス信号ａを
キャラクタジェネレータ２４へ送出する。アドレス信号
ａを受信したキャラクタジェネレータ２４は第２図の指
定された番地のドツトマトリックス３６を構成する各列
のドツトデータを各列毎に各シフトレジスタ２６ａ、２
６ｂ、２６ｃ、２６ｄ、２６ｅへ送出する。したがって
上記各シフトレジスタ２６ａ〜２６ｅの各７桁の記憶領
域にはドツトマトリックス３６の各列のａ〜Ｑの７つの
ドツト状態を示すドツトデータが格納される。そして、
各シフトレジスタ２６ａ〜２６ｅに一時格納された各ド
ツトデータはセグメント信号Ｃとして各セグメントドラ
イバ２７ａ〜２７ｅを介してドツトマトリックス表示管
２８の１〜１６の各桁を構成するマトリックス配列され
た各該当列の各発光素子の一端へ入力される。
ＰＵ２’１は、メインＣＰＵから送出された文字コード
を受信すると、文字コードに対応するアドレス信号ａを
キャラクタジェネレータ２４へ送出する。アドレス信号
ａを受信したキャラクタジェネレータ２４は第２図の指
定された番地のドツトマトリックス３６を構成する各列
のドツトデータを各列毎に各シフトレジスタ２６ａ、２
６ｂ、２６ｃ、２６ｄ、２６ｅへ送出する。したがって
上記各シフトレジスタ２６ａ〜２６ｅの各７桁の記憶領
域にはドツトマトリックス３６の各列のａ〜Ｑの７つの
ドツト状態を示すドツトデータが格納される。そして、
各シフトレジスタ２６ａ〜２６ｅに一時格納された各ド
ツトデータはセグメント信号Ｃとして各セグメントドラ
イバ２７ａ〜２７ｅを介してドツトマトリックス表示管
２８の１〜１６の各桁を構成するマトリックス配列され
た各該当列の各発光素子の一端へ入力される。
なお、ドツトマトリックス３６の第１列目のドツトデー
タを記憶したシフトレジスタ２６ａからセグメントドラ
イバ２７ａを介して出力されるセグメント信号はドツト
マトリックス表示管２８へ入力されると共に、セブンセ
グメント表示管３３の１７〜２４の各桁を構成する７つ
の各セグメント発光素子の一端へ入力される。
タを記憶したシフトレジスタ２６ａからセグメントドラ
イバ２７ａを介して出力されるセグメント信号はドツト
マトリックス表示管２８へ入力されると共に、セブンセ
グメント表示管３３の１７〜２４の各桁を構成する７つ
の各セグメント発光素子の一端へ入力される。
一方、ドツトマトリックス表示管２８およびセブンセグ
メント表示管３３の１〜２４の各桁をダイナミック表示
制御（時分割表示制御）するために、前記表示用ＣＰＬ
Ｊ２１は、前述のアドレス信号ａをキャラクタジェネレ
ータ２４へ送出すると共に、カウンタ回路２５ヘ力ウン
ト信号すを出力する。カウンタ回路２５は入力したカウ
ント信号すに基づき走査（スキャン）信号ｄを第１のデ
コーダ回路２９および第２のデコーダ回路３０の各入力
端子へ送出する。同時に上記走査信号ｄの最上位桁を示
す桁信号ｅが第１のデコーダ回路２９の制御端子Ｇへ入
力され、この桁信号ｅの反転信号が第２のデコーダ回路
３０の制御端子Ｇへ入力される。したがって、第１およ
び第２のデコーダ回路２９．３０が同時に動作状態にな
ることはない。すなわち、デジタル符号で示された走査
信号ｄの最上位桁が０であればドツトマトリックス表示
管２８の１〜１６の桁が選択されたので、第１のデコー
ダ回路２９が動作状態になり、第２のデコーダ回路３０
が停止する。この場合、第１のデコーダ回路２９は入力
した走査信号ｄに基づいて表示駆動相を示すデジット信
号ｆをデジットドライバ３２を介してドツトマトリック
ス表示管２８の各桁の表示制御端子へ印加する。その結
果、上記デジット信号ｆにて指定された桁のマトリック
スを構成する各発光素子が各シフトレジスタ２６ａ〜２
６ｅから出力されたセグメント信号Ｃに従って点灯制御
され、メインＣＰＵから入力された文字コードに対応す
る文字が指定桁にダイナミック表示される。
メント表示管３３の１〜２４の各桁をダイナミック表示
制御（時分割表示制御）するために、前記表示用ＣＰＬ
Ｊ２１は、前述のアドレス信号ａをキャラクタジェネレ
ータ２４へ送出すると共に、カウンタ回路２５ヘ力ウン
ト信号すを出力する。カウンタ回路２５は入力したカウ
ント信号すに基づき走査（スキャン）信号ｄを第１のデ
コーダ回路２９および第２のデコーダ回路３０の各入力
端子へ送出する。同時に上記走査信号ｄの最上位桁を示
す桁信号ｅが第１のデコーダ回路２９の制御端子Ｇへ入
力され、この桁信号ｅの反転信号が第２のデコーダ回路
３０の制御端子Ｇへ入力される。したがって、第１およ
び第２のデコーダ回路２９．３０が同時に動作状態にな
ることはない。すなわち、デジタル符号で示された走査
信号ｄの最上位桁が０であればドツトマトリックス表示
管２８の１〜１６の桁が選択されたので、第１のデコー
ダ回路２９が動作状態になり、第２のデコーダ回路３０
が停止する。この場合、第１のデコーダ回路２９は入力
した走査信号ｄに基づいて表示駆動相を示すデジット信
号ｆをデジットドライバ３２を介してドツトマトリック
ス表示管２８の各桁の表示制御端子へ印加する。その結
果、上記デジット信号ｆにて指定された桁のマトリック
スを構成する各発光素子が各シフトレジスタ２６ａ〜２
６ｅから出力されたセグメント信号Ｃに従って点灯制御
され、メインＣＰＵから入力された文字コードに対応す
る文字が指定桁にダイナミック表示される。
一方、走査信号ｄの最上位桁が１であればセブンセグメ
ント表示管３３のの１７〜２４の桁が選択されたので、
第２のデコーダ回路３０が動作状態になり、第１のデコ
ーダ回路２９が停止する。
ント表示管３３のの１７〜２４の桁が選択されたので、
第２のデコーダ回路３０が動作状態になり、第１のデコ
ーダ回路２９が停止する。
この場合、第２のデコーダ回路３０は入力した走査信号
ｄに基づいて表示駆動相を示すデジット信号ｆをデジッ
トドライバ３４を介してセブンセグメント表示管管３３
の各桁の表示制御端子へ印加する。その結果、上記デジ
ット信号ｆにて指定された桁の各セグメント文字を構成
する各セグメント発光素子がシフトレジスタ２６ａから
出力されたセグメント信号Ｃに従って点灯制御され、メ
インＣＰＬＪから入力された文字コードに対応する文字
が指定桁にダイナミック表示される。
ｄに基づいて表示駆動相を示すデジット信号ｆをデジッ
トドライバ３４を介してセブンセグメント表示管管３３
の各桁の表示制御端子へ印加する。その結果、上記デジ
ット信号ｆにて指定された桁の各セグメント文字を構成
する各セグメント発光素子がシフトレジスタ２６ａから
出力されたセグメント信号Ｃに従って点灯制御され、メ
インＣＰＬＪから入力された文字コードに対応する文字
が指定桁にダイナミック表示される。
このような表示制御装置であれば、メインＣＰＵから入
力された文字コードを表示する表示桁がドツトマトリッ
クス表示管２８に属する１〜１６の桁であれば、キャラ
クタジェネレー・夕２４から出力された１文字文のドツ
トマトリックスデータは一旦各列毎のドツトデータに分
割されて各シフトレジスタ２６ａ〜２６ｅに記憶された
のち、指定桁にドツト表示される。一方、メインＣＰＵ
から出力された文字コードを表示する表示桁がセブンセ
グメント表示管３３に属する１７〜２４の桁であれば、
キャラクタジェネレータ２４から出力された７つのセグ
メントデータを示すドツトマトリックス３６の第１列の
ドツトデータはシフトレジスタ２６ａを介してセブンセ
グメント表示管３３へ入力され、指定桁にセグメント表
示される。
力された文字コードを表示する表示桁がドツトマトリッ
クス表示管２８に属する１〜１６の桁であれば、キャラ
クタジェネレー・夕２４から出力された１文字文のドツ
トマトリックスデータは一旦各列毎のドツトデータに分
割されて各シフトレジスタ２６ａ〜２６ｅに記憶された
のち、指定桁にドツト表示される。一方、メインＣＰＵ
から出力された文字コードを表示する表示桁がセブンセ
グメント表示管３３に属する１７〜２４の桁であれば、
キャラクタジェネレータ２４から出力された７つのセグ
メントデータを示すドツトマトリックス３６の第１列の
ドツトデータはシフトレジスタ２６ａを介してセブンセ
グメント表示管３３へ入力され、指定桁にセグメント表
示される。
したがって、ドツトマトリックス表示管２８およびセブ
ンセグメント表示管３３を表示制御するために、それぞ
れ独立した制御回路を設ける必要ないで、ＩＣ素子等の
回路構成部材数を減少でき、表示制御装置全体を小型か
つ低価格に製作することが可能である。
ンセグメント表示管３３を表示制御するために、それぞ
れ独立した制御回路を設ける必要ないで、ＩＣ素子等の
回路構成部材数を減少でき、表示制御装置全体を小型か
つ低価格に製作することが可能である。
また、各表示管２８．３３を同一の制御プログラムで表
示制御できるので制御プログラムの簡素化を図ることも
できる。
示制御できるので制御プログラムの簡素化を図ることも
できる。
［発明の効果］
以上説明したように本発明によれば、ドツトマトリック
ス表示管とセグメント表示管との２つの文字表示管を同
一の制御回路および同一の制御プログラムで表示制御で
き、制御回路および制御プログラムの簡素化を図れ、表
示制御装置全体の小型化と製造費の低減を図ることが可
能である。
ス表示管とセグメント表示管との２つの文字表示管を同
一の制御回路および同一の制御プログラムで表示制御で
き、制御回路および制御プログラムの簡素化を図れ、表
示制御装置全体の小型化と製造費の低減を図ることが可
能である。
第１図は本発明の一実施例に係わる表示制御装置の概略
構成を示すブロック図、第２図は同表示制御装置のキャ
ラクタジェネレータの記憶文字形状を示す図、第３図（
ａ）はセグメント文字形状を示す図、第３図（ｂ）はド
ツトマトリックスを示す図、第４図は従来の表示制御装
置の概略構成を示すブロック図である。 ２１・・・表示用ＣＰＩＪ１２４・・・キャラクタジェ
ネレータ、２５・・・カウンタ回路、２６ａ、２６ｂ。 ２６’ｃ、２６ｄ、２６ｅ−・・シフトレジスタ、２７
ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ−・・セグメント
ドライバ、２８・・・ドツトマトリックス表示管、２９
・・・第１のデコーダ回路、３０・・・第２のデコーダ
回路、３２．３４・・・デジットドライバ、３３・・・
セブンセグメント表示管、３５・・・セグメント文字形
状、３６・・・ドツトマトリックス。 第２図 第３図 第４図
構成を示すブロック図、第２図は同表示制御装置のキャ
ラクタジェネレータの記憶文字形状を示す図、第３図（
ａ）はセグメント文字形状を示す図、第３図（ｂ）はド
ツトマトリックスを示す図、第４図は従来の表示制御装
置の概略構成を示すブロック図である。 ２１・・・表示用ＣＰＩＪ１２４・・・キャラクタジェ
ネレータ、２５・・・カウンタ回路、２６ａ、２６ｂ。 ２６’ｃ、２６ｄ、２６ｅ−・・シフトレジスタ、２７
ａ、２７ｂ、２７ｃ、２７ｄ、２７ｅ−・・セグメント
ドライバ、２８・・・ドツトマトリックス表示管、２９
・・・第１のデコーダ回路、３０・・・第２のデコーダ
回路、３２．３４・・・デジットドライバ、３３・・・
セブンセグメント表示管、３５・・・セグメント文字形
状、３６・・・ドツトマトリックス。 第２図 第３図 第４図
Claims (1)
- ドット文字を表示するドットマトリックス表示管と、セ
グメント文字を表示するセグメント表示管と、ドットマ
トリックスを構成する複数の列に属するドットを用いて
前記ドット文字に対応するドットパターンを記憶すると
ともに前記ドットマトリックスを構成する特定の１列の
みに属するドットを用いて前記セグメント文字に対応し
て点灯すべきセグメントを記憶するキャラクタジェネレ
ータと、外部制御部から入力された文字コードに対応し
て前記キャラクタジェネレータから出力される１文字分
のドットマトリックスデータの各列のドットデータを一
時記憶する複数のレジスタと、前記文字コードの文字を
表示する表示管を判断する判断回路と、この判断回路が
前記表示管を前記ドットマトリックス表示管と判断した
とき、前記各レジスタに記憶された各ドットデータを前
記ドットマトリックス表示管に表示制御する第１のデコ
ーダ回路と、前記判断回路が前記表示管をセグメント表
示管と判断したとき前記複数のレジスタのうち前記特定
の１列のドットデータを記憶したレジスタのドットデー
タを前記セグメント表示管に表示制御する第２のデコー
ダ回路とを備えたことを特徴とする表示制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386084A JPS6132092A (ja) | 1984-07-24 | 1984-07-24 | 表示制御装置 |
| US06/752,456 US4692760A (en) | 1984-07-24 | 1985-07-05 | Display apparatus |
| FR8510896A FR2568396B1 (fr) | 1984-07-24 | 1985-07-16 | Appareil d'affichage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15386084A JPS6132092A (ja) | 1984-07-24 | 1984-07-24 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132092A true JPS6132092A (ja) | 1986-02-14 |
| JPH0436391B2 JPH0436391B2 (ja) | 1992-06-16 |
Family
ID=15571683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15386084A Granted JPS6132092A (ja) | 1984-07-24 | 1984-07-24 | 表示制御装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4692760A (ja) |
| JP (1) | JPS6132092A (ja) |
| FR (1) | FR2568396B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173997A (ja) * | 1984-09-17 | 1986-04-16 | フアオ・デー・オー・アードルフ・シントリング・アクチエンゲゼルシヤフト | 光電指示装置の制御装置および方法 |
| US11348499B2 (en) | 2020-07-29 | 2022-05-31 | Seiko Epson Corporation | Integrated circuit device, electronic apparatus, and vehicle |
| US11756500B2 (en) | 2020-07-29 | 2023-09-12 | Seiko Epson Corporation | Liquid crystal display integrated circuit device configured to output drive signals for dot matrix and segment display |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3750944T2 (de) * | 1986-10-14 | 1995-05-11 | Sharp Kk | Eingabesystem für eine tragbare Datenverarbeitungsanlage. |
| JPH0771104B2 (ja) * | 1987-01-12 | 1995-07-31 | 株式会社テック | Ｐｏｓ端末機のインライン異常検出回路 |
| CA1320014C (en) * | 1988-02-26 | 1993-07-06 | Eichika Matsuda | Electronic device |
| US5218399A (en) * | 1989-06-26 | 1993-06-08 | Minolta Camera Kabushiki Kaisha | Display system for camera having segment display portion and dot matrix display portion |
| US5420600A (en) * | 1989-08-31 | 1995-05-30 | Siemens Aktiengesellschaft | IC as a timed drive of a display matrix |
| JPH04269794A (ja) * | 1991-02-25 | 1992-09-25 | Nec Corp | 表示用ドライバ／コントローラのテスト方法 |
| US6005537A (en) | 1992-08-21 | 1999-12-21 | Hitachi, Ltd. | Liquid-crystal display control apparatus |
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| US9667240B2 (en) | 2011-12-02 | 2017-05-30 | Cypress Semiconductor Corporation | Systems and methods for starting up analog circuits |
| JP2022069826A (ja) * | 2020-10-26 | 2022-05-12 | セイコーエプソン株式会社 | 表示ドライバー、電子機器及び移動体 |
| JP2022069827A (ja) * | 2020-10-26 | 2022-05-12 | セイコーエプソン株式会社 | 表示装置、電子機器及び移動体 |
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| GB1577921A (en) * | 1976-04-06 | 1980-10-29 | Smiths Industries Ltd | Display apparatus |
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| JPS5335432A (en) * | 1976-09-14 | 1978-04-01 | Canon Inc | Display unit |
| US4188626A (en) * | 1977-05-23 | 1980-02-12 | Texas Instruments Incorporated | Method for scanning a keyboard and for actuating a display device via common conductors |
| JPS5488794A (en) * | 1977-12-26 | 1979-07-14 | Seiko Instr & Electronics Ltd | Electro-optical display device |
| US4504829A (en) * | 1980-12-16 | 1985-03-12 | Casio Computer Co., Ltd. | Electronic equipment |
| JPS58213369A (ja) * | 1982-06-05 | 1983-12-12 | Casio Comput Co Ltd | 検算機能付小型電子式計算機 |
-
1984
- 1984-07-24 JP JP15386084A patent/JPS6132092A/ja active Granted
-
1985
- 1985-07-05 US US06/752,456 patent/US4692760A/en not_active Expired - Fee Related
- 1985-07-16 FR FR8510896A patent/FR2568396B1/fr not_active Expired
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| US11756500B2 (en) | 2020-07-29 | 2023-09-12 | Seiko Epson Corporation | Liquid crystal display integrated circuit device configured to output drive signals for dot matrix and segment display |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692760A (en) | 1987-09-08 |
| FR2568396A1 (fr) | 1986-01-31 |
| JPH0436391B2 (ja) | 1992-06-16 |
| FR2568396B1 (fr) | 1989-01-06 |
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