JPS61290748A - Memory module - Google Patents
Memory moduleInfo
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- JPS61290748A JPS61290748A JP60133375A JP13337585A JPS61290748A JP S61290748 A JPS61290748 A JP S61290748A JP 60133375 A JP60133375 A JP 60133375A JP 13337585 A JP13337585 A JP 13337585A JP S61290748 A JPS61290748 A JP S61290748A
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- memory
- memory module
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、メモリ素子およびそれに付随する機能を有し
た素子を実装したメモリモジュールに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a memory module in which a memory element and an element having functions associated with the memory element are mounted.
［発明の技術的背景とその問題点］
従来から、メモリ素子およびそれに付随する機能を有し
た素子を実装したメモリモジュールの外部入出力端子の
配列は、たとえば電子部品の寸法等の規格化を行なうＪ
ＥＤＥＣ等により規格化されていない。[Technical background of the invention and its problems] Conventionally, the arrangement of external input/output terminals of a memory module in which a memory element and an element with ancillary functions are mounted has been standardized, for example, by standardizing the dimensions of electronic components, etc. J
Not standardized by EDEC, etc.
したがって、たとえばスタティックＲＡＭを実装してメ
モリ容量が６４にビットのメモリモジュール、マスクＲ
ＯＭを実装してメモリ容量が２５６にビットのメモリモ
ジュール等の外部入出力端子の配列は通常ちがうため、
これらのメモリモジュールからざらにメモリ容量が大容
量で同一の機能を有するメモリモジュールに変更する場
合には、同一の機能を有しながらも外部入出力端子の配
列を上述のメモリモジュールのそれぞれの外部入出力端
子の配列に対応したものとしなければならないこともあ
った。Therefore, for example, if a memory module with a memory capacity of 64 bits is implemented with static RAM, the mask R is
Since the arrangement of external input/output terminals of memory modules with OM installed and a memory capacity of 256 bits is usually different,
When changing from these memory modules to memory modules with a larger memory capacity and the same functions, the external input/output terminal arrangement may be changed to the external input/output terminals of each of the above memory modules, although they have the same functions. In some cases, it had to be made to correspond to the arrangement of input/output terminals.
一般に、このような同一機能を有しながらも外部入出力
端子の配列のちがうメモリモジュールを製造する場合、
これらのメモリモジュールに実装されたメモリ素子等の
インナーリードボンディングパッドの配列のちがうもの
や、基板の配列のちがうものをそれぞれ製造しなければ
ならず、製造コストが非常に高いものとなっていた。Generally, when manufacturing memory modules that have the same functions but have different external input/output terminal arrangements,
These memory modules have to be manufactured with different arrangements of inner lead bonding pads for memory elements, etc., and with different arrangements of substrates, resulting in extremely high manufacturing costs.
［発明の目的］
本発明はかかる事情に対処してなされたもので、メモリ
モジュールの外部入出力端子の配列が容易に変更される
ことにより、互換性を有し、かつ製造コストの低いメモ
リモジュールを提供することを目的としている。[Object of the Invention] The present invention has been made to address the above-mentioned circumstances, and provides a memory module that is compatible and has low manufacturing cost by easily changing the arrangement of external input/output terminals of the memory module. is intended to provide.
［発明の概要］
すなわち本発明のメモリモジュールによれば、外部入出
力端子を有しこの外部入出力端子に電気的に接続された
ボンディングパッドの形成された基板上にメモリ素子を
実装し、このメモリ素子のインナーリードボンディング
パッドと前記ボンディングパッドとをボンディング接続
してなるメモリモジュールにおいて、前記メモリ素子と
前記外部入出力端子に接続されたボンディングパッドと
の間に電気的に独立した中継用の補助ボンディングパッ
ドを設け、この補助ボンディングパッドと前記メモリ素
子のインナーリードボンディングパッドとをボンディン
グ接続するとともに、この補助ボンディングパッドと前
記外部入出力端子と接続されたボンディングパッドとを
所定の組合せでボンディング接続してなることにより、
外部入出力端子の配列が容易に変更され、互換性を有し
、かつ製造コストが低くなるようにしたものである。[Summary of the Invention] That is, according to the memory module of the present invention, a memory element is mounted on a substrate having an external input/output terminal and on which a bonding pad is electrically connected to the external input/output terminal. In a memory module formed by bonding and connecting an inner lead bonding pad of a memory element and the bonding pad, an electrically independent relaying aid between the memory element and the bonding pad connected to the external input/output terminal. A bonding pad is provided, and this auxiliary bonding pad is bonded to an inner lead bonding pad of the memory element, and this auxiliary bonding pad and a bonding pad connected to the external input/output terminal are bonded to each other in a predetermined combination. By becoming
The arrangement of external input/output terminals can be easily changed, ensuring compatibility and reducing manufacturing costs.
［発明の実施例］
以下、本発明の実施例の詳細を図面に基づいて説明する
。[Embodiments of the Invention] Hereinafter, details of embodiments of the present invention will be described based on the drawings.
第１図は本実施例のメモリモジュールの構成を示す図、
第２図は本実施例のメモリモジュールのボンディングパ
ッドの配置を示す図、第３図は本実施例のメモリモジュ
ールの外部入出力端子の配列を示す図、第４図は６４に
ビットスタティックＲＡＭの外部入出力端子の配列を示
す図、第５図は２５６にビットマスクＲＯＭの外部入出
力端子の配列を示す図である。FIG. 1 is a diagram showing the configuration of the memory module of this embodiment,
2 is a diagram showing the arrangement of bonding pads of the memory module of this embodiment, FIG. 3 is a diagram showing the arrangement of external input/output terminals of the memory module of this embodiment, and FIG. 4 is a diagram showing the arrangement of the bit static RAM at 64. FIG. 5 is a diagram showing the arrangement of external input/output terminals of a bit mask ROM at 256.
すなわち、本実施例のスタティックＲＡＭを実装してメ
モリ容量が２５６にビットのメモリモジュールは、第１
図に示すように、基板上（図示せず）にメモリ容量が６
４にビットの４つのスタティックＲＡＭ１ａ〜１ｄ、お
よびこれらの４つのスタティックＲＡＭ１ａ〜１ｄのい
ずれか１つが動作するように選択するアドレスデコーダ
２を実装し、外部と電気的に接続する外部入出力嫡子（
図示せず）を設け、この外部入出力端子と導通すること
が可能なボンディングパッド８１〜８２Ｂを設ける。そ
してスタティックＲＡＭ１ａ〜１ｄのデータを呼び出す
ための２値化された信号（以下単に信号とよぶ）が入力
されるインナーリードボンディングパッドＩＢ−Ａｏ〜
ＩＢ−／ｈ ２とボンディングパッドＢ１〜Ｂ＋３とを
ボンディング接続し、スタティックＲＡＭ１ａ〜１ｄの
記憶すべきデータの信号が入力され、かつそのデータの
信号が出力されるインナーリードボンディングパッドＩ
Ｂ−Ｉｌｏ Ｔ〜ＩＢ−Ｉ２Ｏ３とボンディングパッド
８１４〜Ｂ２１とをボンディング接続し、スタティック
ＲＡＭ１ａ〜１ｄの動作のタイミングの切換の信号が入
力されるインナーリードボンディングパッドＩＢ−ＯＥ
とボンディングパッドＢ２２とをボンディング接続し、
スタティックＲＡＭ１ａ〜１ｄのデータの書き込み及び
読み出しの動作の切換の信号が入力されるインナーリー
ドボンディングパッドＩＢ−Ｒ／Ｗとボンディングパッ
ド８２３とをボンディング接続する。さらにスタティッ
クＲＡＭＩａ〜１ｄの動作の切換を行なう信号が入力さ
れるインナーリードボンディングパッド■Ｂ−百〜■Ｂ
−でＥｄとアドレスデコーダの前記信号が出力されるイ
ンナーリードボンディングパッドＩＢ−Ｙｏ〜ＩＢ−Ｙ
３とをそれぞれボンディング接続し、アドレスデコーダ
のスタティックＲＡＭ１ａ〜１ｄのいずれかが動作する
ように選択する信号が入力されるイン。That is, the memory module with the static RAM of this embodiment and having a memory capacity of 256 bits has the first
As shown in the figure, there is a memory capacity of 6 on the board (not shown).
4 is equipped with four static RAMs 1a to 1d of bits and an address decoder 2 that selects any one of these four static RAMs 1a to 1d to operate, and an external input/output heir (which is electrically connected to the outside).
(not shown), and bonding pads 81 to 82B that can be electrically connected to the external input/output terminals are provided. And inner lead bonding pads IB-Ao to which binary signals (hereinafter simply referred to as signals) for calling data in the static RAMs 1a to 1d are input.
IB-/h 2 and bonding pads B1 to B+3 are connected by bonding, and inner lead bonding pads I are input with signals of data to be stored in static RAMs 1a to 1d and output signals of the data.
Inner lead bonding pad IB-OE which connects B-Ilo T to IB-I2O3 and bonding pads 814 to B21 by bonding and receives a signal for switching the operation timing of the static RAMs 1a to 1d.
and bonding pad B22 are connected by bonding,
The bonding pad 823 is bonded to the inner lead bonding pad IB-R/W, into which a signal for switching data write and read operations of the static RAMs 1a to 1d is input. Furthermore, inner lead bonding pads ■B-100~■B to which signals for switching the operation of static RAMIa~1d are input.
- Inner lead bonding pads IB-Yo to IB-Y where Ed and the above-mentioned address decoder signals are output.
3 are bonded to each other, and a signal for selecting one of the static RAMs 1a to 1d of the address decoder to operate is input.
ナーリードボンディングパッドＩＢ−Ａ、 ＩＢ−８と
ボンディングパッドＢ２４、Ｂ２・５とをそれぞれボン
ディング接続し、アドレスデコーダの動作の切換を行な
う信号が入力されるインナーリードボンディングパッド
ＩＢ−Ｃ３とボンディングパッド８２６とをボンディン
グ接続する。またボンディングパッドＢ２７．８２ ａ
とこれらの素子とは導通されていない。Inner lead bonding pads IB-C3 and bonding pad 826 are connected by bonding to inner lead bonding pads IB-A and IB-8 and bonding pads B24 and B2/5, respectively, and a signal for switching the operation of the address decoder is inputted thereto. Connect by bonding. Also bonding pad B27.82 a
and these elements are not electrically connected.
また、ボンディングパッドＢ２３、Ｂ２５、Ｂ２７、お
よびＢ′２８は、第２図に示すように、近接して配置さ
れている。Further, bonding pads B23, B25, B27, and B'28 are arranged close to each other, as shown in FIG.
さらにまた、ボンディングパッド８１〜Ｂ＋３は外部入
出力端子ＡＯ”−Ａ１２と、ボンディングパッドＢ１４
〜Ｂｚ＋は外部入出力端子Ｉ／Ｃｈ〜ｌ１０８と、ボン
ディングパッドＢ２２は外部入出力端子ＯＥと；ボンデ
ィングパッドＢ２４は外部入出力端子Ａ１３と、ボンデ
ィングパッド８２６は外部入出力端子Ｏ８と、ボンディ
ングパッド８２７．８２ ｓは外部入出力端子Ｘ、Ｙと
それぞれ導通され、それらの外部入出力端子は、第３図
に示すように、それぞれ所定の位置に配列されている。Furthermore, bonding pads 81 to B+3 are connected to external input/output terminals AO''-A12 and bonding pad B14.
~Bz+ is the external input/output terminal I/Ch~1108, bonding pad B22 is the external input/output terminal OE; bonding pad B24 is the external input/output terminal A13, bonding pad 826 is the external input/output terminal O8, bonding pad 827 .82s is electrically connected to external input/output terminals X and Y, respectively, and these external input/output terminals are arranged at predetermined positions, respectively, as shown in FIG.
またボンディングパッド８２３、Ｂ２５は外部入出力端
子と導通されていない。Furthermore, the bonding pads 823 and B25 are not electrically connected to external input/output terminals.
このように構成された本実施例のメモリモジュールにお
いて、たとえば第４図に示すように、６４にビットスタ
ティックＲＡＭの外部入出力端子の配列に対応して互換
性をもたせた配列とすφ場合、ボンディングパッド８２
３とボンディングパッドＢ２７とを、ボンディングパッ
ド８２５とボンディングパッド８２Ｂとをそれぞｈジャ
ンパ線によるワイヤーボンディングにより導通して外部
入出力端子Ｘを外部入出力端子Ｒ／Ｗとし、スタティッ
クＲＡＭを実装してメモリ容量が６４にビットのメモリ
モジュールの外部入出力端子ＮＣ（空端子）に対応する
外部入出力端子Ｙを外部入出力端子Ａ１４とすればよい
。In the memory module of this embodiment configured as described above, for example, as shown in FIG. Bonding pad 82
3 and the bonding pad B27, and the bonding pad 825 and the bonding pad 82B are connected by wire bonding using jumper wires, and the external input/output terminal X is made into the external input/output terminal R/W, and a static RAM is mounted. The external input/output terminal Y corresponding to the external input/output terminal NC (empty terminal) of a memory module with a memory capacity of 64 bits may be used as the external input/output terminal A14.
また、第５図に示すように、２５６にビットマスクＲＯ
Ｍの外部入出力端子の配列に対応して互換性をもたせた
配列とする場合、ボンディングパッドＢ２３とボンディ
ングパッド８２Ｂとを、ボンディングパッドＢ２ｓとボ
ンディングパッドＢ２７とをそれぞれジャンパ線による
ワイヤーボンディングにより導通して外部入出力端子Ｘ
を外部入出力端子Ａ＋４とし、マスクＲＯＭを実装して
メモリ容量が２５６にビットのメモリモジュールの外部
入出力端子ＮＧ（空端子）に対応する外部入出力端子Ｙ
を外部入出力端子Ｒ／Ｗとすればよい。In addition, as shown in FIG.
In order to have a compatible arrangement corresponding to the arrangement of the external input/output terminals of M, the bonding pad B23 and the bonding pad 82B are electrically connected to each other, and the bonding pad B2s and the bonding pad B27 are electrically connected by wire bonding using jumper wires. External input/output terminal
is the external input/output terminal A+4, and the external input/output terminal Y corresponds to the external input/output terminal NG (empty terminal) of the memory module with a memory capacity of 256 bits by mounting a mask ROM.
may be used as the external input/output terminal R/W.
したがって、本実施例のメモリモジュールによれば、ジ
ャンパ線によるワイヤーボンディングの組み合せによっ
て外部入出力端子の配列を変えることにより、６４にビ
ットスタティックＲＡＭの外部入出力端子の配列と２５
６にビットマスクＲＯＭの外部入出力端子の配列との両
方に容易に互換性をもたせることができる。Therefore, according to the memory module of this embodiment, by changing the arrangement of external input/output terminals by a combination of wire bonding using jumper wires, the arrangement of external input/output terminals of 64 bit static RAM and 25 bit static RAM are changed.
6 and the external input/output terminal arrangement of the bit mask ROM.
［発明の効果コ
以上説明したように本発明のメモリモジュールによれば
、メモリ素子と外部入出力端子に接続されたボンディン
グパッドとの間に電気的に独立した中継用の補助ボンデ
ィングパッドを設け、この補助ボンディングパッドとメ
モリ素子のインナーリードボンディングパッドとを接続
するとともに、この補助ボンディングパッドと外部入出
力端子と接続されたボンディングパッドとを所定の組合
せでボンディング接続することにより、端子配列のちが
う複数のメモリモジュールに容易に互換性をもたせるこ
とができるので、非常にコストの低いものとなる。[Effects of the Invention] As explained above, according to the memory module of the present invention, an electrically independent auxiliary bonding pad for relaying is provided between the memory element and the bonding pad connected to the external input/output terminal, By connecting this auxiliary bonding pad to the inner lead bonding pad of the memory element and bonding the auxiliary bonding pad to a bonding pad connected to an external input/output terminal in a predetermined combination, multiple terminals with different terminal arrangements can be connected. It can be easily made compatible with other memory modules, resulting in very low cost.
第１図は本実施例のメモリモジュールの構成を示す図、
第２図は本実施例のメモリモジュールのボンディングパ
ッドの配置を示す図、第３図は本実施例のメモリモジュ
ールのボンディングパッド部の配列を示す図、第４図は
６４にビットスタティックＲＡＭの外部入出力端子の配
列を示す図、第５図は２５６にビットマスクＲＯＭの外
部入出力端子の配列を示す図である。
１ａ〜１ｄ・・・・・・・・・・・・・・・スタティッ
クＲＡＭ２・・・・・・・・・・・・・・・・・・・・
・・・・・・・アドレスデコーダ８１〜Ｂ２Ｂ・・・・
・・・・・・・・ボンディングパッド第２図
第３図
第５図
第４図FIG. 1 is a diagram showing the configuration of the memory module of this embodiment,
FIG. 2 is a diagram showing the arrangement of bonding pads in the memory module of this embodiment, FIG. 3 is a diagram showing the arrangement of bonding pads in the memory module of this embodiment, and FIG. FIG. 5 is a diagram showing the arrangement of external input/output terminals of a bit mask ROM at 256. 1a to 1d・・・・・・・・・・・・Static RAM2・・・・・・・・・・・・・・・・・・・・・
...Address decoder 81 to B2B...
・・・・・・Bonding pad Fig. 2 Fig. 3 Fig. 5 Fig. 4
Claims (1)
的に接続されたボンディングパッドの形成された基板上
にメモリ素子を実装し、このメモリ素子のインナーリー
ドボンディングパッドと前記ボンディングパッドとをボ
ンディング接続してなるメモリモジュールにおいて、前
記メモリ素子と前記外部入出力端子に接続されたボンデ
ィングパッドとの間に電気的に独立した中継用の補助ボ
ンディングパッドを設け、この補助ボンディングパッド
と前記メモリ素子のインナーリードボンディングパッド
とをボンディング接続するとともに、この補助ボンディ
ングパッドと前記外部入出力端子と接続されたボンディ
ングパッドとを所定の組合せでボンディング接続してな
ることを特徴とするメモリモジュール。(1) A memory element is mounted on a substrate having an external input/output terminal and a bonding pad electrically connected to the external input/output terminal, and the inner lead bonding pad of this memory element is connected to the bonding pad. In the memory module, an electrically independent auxiliary bonding pad for relaying is provided between the memory element and a bonding pad connected to the external input/output terminal, and the auxiliary bonding pad and the memory What is claimed is: 1. A memory module characterized in that an inner lead bonding pad of an element is bonded to the auxiliary bonding pad, and a bonding pad connected to the external input/output terminal is bonded to the auxiliary bonding pad in a predetermined combination.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133375A JPS61290748A (en) | 1985-06-19 | 1985-06-19 | Memory module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133375A JPS61290748A (en) | 1985-06-19 | 1985-06-19 | Memory module |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61290748A true JPS61290748A (en) | 1986-12-20 |
Family
ID=15103259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133375A Pending JPS61290748A (en) | 1985-06-19 | 1985-06-19 | Memory module |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290748A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210637A (en) * | 1982-05-31 | 1983-12-07 | Matsushita Electric Works Ltd | Terminal position changeable ic |
| JPS6031269A (en) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | Memory module |
-
1985
- 1985-06-19 JP JP60133375A patent/JPS61290748A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210637A (en) * | 1982-05-31 | 1983-12-07 | Matsushita Electric Works Ltd | Terminal position changeable ic |
| JPS6031269A (en) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | Memory module |
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