JPS61287201A - Electronic apparatus - Google Patents

Electronic apparatus

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JPS61287201A
JPS61287201A JP60128208A JP12820885A JPS61287201A JP S61287201 A JPS61287201 A JP S61287201A JP 60128208 A JP60128208 A JP 60128208A JP 12820885 A JP12820885 A JP 12820885A JP S61287201 A JPS61287201 A JP S61287201A
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thin film
folded
resistor
film resistor
resistance
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治 高田
由規 赤松
滝川 章
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Hitachi Ltd
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Hitachi Microcomputer Engineering Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、薄膜抵抗技術さらにはラダー抵抗に適用し
て特に有効な技術に関するもので、例えば半導体集積回
路装置化されたA/D変換器あるいはD/A変換器に利
用して有効な技術に関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a technology that is particularly effective when applied to thin film resistor technology and ladder resistors, such as A/D converters or D/D converters that are implemented as semiconductor integrated circuit devices. The present invention relates to technology that is effective for use in A converters.

〔背景技術〕[Background technology]

例えば、並列処理型のA/D変換器では、多数の電圧比
較器の各一方の入力にアナ四グ入力電圧を共通に与える
一方、その多数の電圧比較器の各他方の入力に段階的に
異なる基準電圧をそれぞれに与える。そして、各電圧比
較器の比較出力側から上記入力電圧に対応するデジタル
出力を得る。
For example, in a parallel processing type A/D converter, the analog input voltage is commonly applied to one input of each of a large number of voltage comparators, while the analog input voltage is applied to the other input of each of the large number of voltage comparators in stages. Give each one a different reference voltage. Then, a digital output corresponding to the input voltage is obtained from the comparison output side of each voltage comparator.

この場合、その変換の精度は、各電圧比較器にそれぞれ
に与えられる基準電圧の相対精度に依存する。この基準
電圧は、多数の抵抗を直列に接続してなるラダー抵抗を
用いて分圧される。従って、そのラダー抵抗を構成する
抵抗には、特に高い比精度が要求される。
In this case, the accuracy of the conversion depends on the relative accuracy of the reference voltages respectively applied to each voltage comparator. This reference voltage is divided using a ladder resistor formed by connecting a large number of resistors in series. Therefore, particularly high specific accuracy is required for the resistors that constitute the ladder resistance.

第9図は上述した並列処理型A/D変換器の構成例を示
す。
FIG. 9 shows an example of the configuration of the parallel processing type A/D converter described above.

同図に示すA/D変換器は、ラダー抵抗10゜比較回路
列2.およびエンコーダ3などによって構成される。
The A/D converter shown in the figure consists of a ladder resistor 10° comparison circuit array 2. and an encoder 3.

ラダー抵抗10は、互いに同一の抵抗値をもつ多数の抵
抗R1,R1,・・・R1,R3,R1,・・・R1,
R2,R1,・・・R1’!&直列に接続したものであ
って、その両端は、一定電位の基準電圧源v8と基準電
位(接地電位)とに接続されている。
The ladder resistor 10 includes a large number of resistors R1, R1, . . . R1, R3, R1, .
R2, R1,...R1'! & are connected in series, and both ends thereof are connected to a constant potential reference voltage source v8 and a reference potential (ground potential).

これによシ、そのラダー抵抗10を構成する各抵抗の接
続点からは、段階的に異なる多数の基準電圧が分圧され
る。この分圧された多数の基準電圧は比較回路列2に与
えられる。
As a result, a large number of stepwise different reference voltages are divided from the connection points of the respective resistors constituting the ladder resistor 10. A large number of divided reference voltages are applied to the comparison circuit array 2.

比較回路列2は多数の電圧比較回路を配列したものであ
って、アナログ入力電圧Vin′fr:上述した多数の
基準電圧によって同時に比較処理する。
The comparison circuit array 2 is an arrangement of a large number of voltage comparison circuits, and simultaneously performs comparison processing using the analog input voltage Vin'fr: the above-mentioned large number of reference voltages.

エンコーダ3は、上記比較回路列の比較出力を例えば2
進コードで衣されるデジタルデータに編成する。Dou
tはそのデジタル出力を示す。
The encoder 3 converts the comparison output of the comparison circuit array into, for example, 2
It is organized into digital data encoded in a hexadecimal code. Dou
t indicates its digital output.

以上のようにして、並列処理による高速のA/D変換動
作が行われるようになりている。
As described above, high-speed A/D conversion operation is performed by parallel processing.

ここで、例えば上述したA/D変換器を半導体集積回路
装置内にて形成する場合には、上記ラダー抵抗10を例
えは蒸着アルミニウムなどによる薄膜抵抗によって形成
する。この薄膜抵抗を、半導体集積回路装置内にて、多
数直列に連接して形成することによシ、上記ラダー抵抗
が形成される。
Here, for example, when the above-mentioned A/D converter is formed in a semiconductor integrated circuit device, the ladder resistor 10 is formed by a thin film resistor made of evaporated aluminum or the like. The ladder resistor is formed by connecting a large number of thin film resistors in series within a semiconductor integrated circuit device.

この場合、各薄膜抵抗は、その比精度を確保するために
、互いに同一の平面形状に形成されることが望ましい。
In this case, it is desirable that each thin film resistor be formed in the same planar shape to ensure its relative accuracy.

ところが、多数の薄膜抵抗が直列に連接されてなるラダ
ー抵抗を、例えば半導体集積回路装置内の限られたレイ
アウト面に形成するためには、同区に示すように、その
ラダー抵抗10を途中で折り返さなければならない。こ
のため、その折り返し部分の薄膜抵抗R3,R2の平面
形状は、他の非折り返し部分の薄膜抵抗R1のそれとは
どうしても異なりたものにせざるを得ない。そこで、そ
の折り返し部分の抵抗R3,、R2については、その異
なった平面形状でもって、その抵抗値だけを他の非折り
返し部分のそれと同一になるように形成しなければなら
ない。
However, in order to form a ladder resistor consisting of a large number of thin film resistors connected in series, for example, on a limited layout surface within a semiconductor integrated circuit device, the ladder resistor 10 must be placed in the middle as shown in the same section. have to turn around. Therefore, the planar shape of the thin film resistors R3 and R2 in the folded portions must be different from that of the thin film resistor R1 in the other non-folded portions. Therefore, the resistors R3, R2 of the folded portions must be formed so that their resistance values are the same as those of the other non-folded portions due to their different planar shapes.

しかしながら、互いに平面形状の異なる薄膜抵抗は、例
えば製造段階での駒差による影響が薄膜抵抗の形状によ
って異なる現れ方をする。このため、仮に、設計段階に
て平面形状の異なる薄膜抵抗の抵抗値t、計算上で互い
に一致させることができたとしても、実際に出来上がっ
たものは、その平面形状に応じてそれぞれに異なる抵抗
値を持つようになってしまう。特に、大口シの折り返し
部分における薄膜抵抗は、その平面形状の相違の度合い
が大きいために、その抵抗値を、最初から、他の非折り
返し部分の薄膜抵抗のそれと高精度に一致させることは
、はとんど不可能であ′る。このため、従来においては
、少なくとも・その折り返し部分の薄膜抵抗については
、レーザーなどを用いてトリミング修正を行う必要があ
った。
However, for thin film resistors having different planar shapes, the effect of, for example, a difference in pieces at the manufacturing stage appears differently depending on the shape of the thin film resistor. For this reason, even if the resistance values t of thin film resistors with different planar shapes can be made to match each other in calculations at the design stage, the actually completed product will have different resistances depending on the planar shape. It ends up having a value. In particular, since the thin film resistors in the folded portions of large wires have a large degree of difference in planar shape, it is difficult to match their resistance values with high accuracy from the beginning to those of the thin film resistors in other non-folded portions. is almost impossible. For this reason, in the past, at least the thin film resistor in the folded portion had to be trimmed and corrected using a laser or the like.

なお、ラダー抵抗が使用される並列処理型のA/D変換
器に関しては、例えば、朝食書店発行「集積回路応用ハ
ンドブック」1981年6月30日発行、222,22
3頁などにその概要が記載されている。
Regarding parallel processing type A/D converters that use ladder resistors, see, for example, "Integrated Circuit Application Handbook" published by Shokusho Shoten, June 30, 1981, 222, 22.
An overview is provided on page 3.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、比較的簡単な構成の変更だけでもっ
て、折υ返し形成されたラダー抵抗の折り返し部分にお
ける薄膜抵抗と非折り返し部分における薄膜抵抗との間
の比精度全再現性良く高められるようにした技術を提供
することにある。
An object of the present invention is to improve the ratio accuracy and reproducibility between the thin film resistance in the folded part and the thin film resistance in the non-folded part of a folded ladder resistor by a relatively simple modification of the structure. The goal is to provide technology that enables

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細誉の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおシである。
A brief description of typical inventions disclosed in this application is as follows.

すなわち、折り返し形成されたラダー抵抗にありて、そ
の折り返し部分における薄膜抵抗と非折り返し部分にお
ける薄膜抵抗を、それぞれの折り曲がり部の平面形状だ
け互いに同一となるように形成することによυ、薄膜抵
抗のパターン形状を変更するだけの簡単な構成でもって
、折り返し形成されたラダー抵抗の折り返し部分におけ
る薄膜抵抗と非折り返し部分における薄膜抵抗との間の
比精度を再現性良く高められるようにする、という目的
を達成するものである。
In other words, in a folded ladder resistor, by forming the thin film resistance at the folded portion and the thin film resistance at the non-folded portion to be the same only in the planar shape of each folded portion, υ is reduced. To improve the ratio accuracy between the thin film resistance in the folded part and the thin film resistance in the non-folded part of a folded ladder resistor with a simple configuration of just changing the pattern shape of the resistor, with good reproducibility. This goal is achieved.

〔実施例〕〔Example〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。
Hereinafter, typical embodiments of the present invention will be described with reference to the drawings.

なお、図面において同一符号は同一あるいは相当部分を
示す。
In the drawings, the same reference numerals indicate the same or corresponding parts.

先ず、第5図にこの発明による技術が適用された並列処
理型A/D変換器の一実施例金示す。
First, FIG. 5 shows an embodiment of a parallel processing type A/D converter to which the technology according to the present invention is applied.

同図に示す並列処理型A/D変換器は半導体集積回路装
置内に形成されるものであって、基本的には前述したも
のと同様である。すなわち、多数の電圧比較器CPI〜
CPnの各一方の入力(へ)にアナログ入力電圧Vin
’e共通に与えるとともに、その多数の電圧比較器CP
I〜CPnの各他方の入力(→に段階的に異なる基準電
圧Vsl−Vanをそれぞれに与える。これにより、各
電圧比較器CP1〜CPnの比較出力側から上記入力電
圧Vlnに対応するデジタル出力會得る。この場合、各
比較器CPI〜CPnの比較出力はそれぞれ“1”と“
0”の論理レベルで出力される。各比較出力は、各比較
器CPI〜CPnごとに設けた論理グー)Gl〜Gnに
よりて択一的な選択信号XI〜Xnに変換される。この
選択信号X1〜Xnは、エンコーダ3によって所定桁数
(例えば8ビツト)の2進符号列に組立られる。そして
、この組立られた2進符号列がデジタル出力Doutと
なる。
The parallel processing type A/D converter shown in the figure is formed within a semiconductor integrated circuit device, and is basically the same as that described above. That is, a large number of voltage comparators CPI~
Analog input voltage Vin is applied to each one input (to) of CPn.
'e common and its multiple voltage comparators CP
Stepwise different reference voltages Vsl-Van are applied to the other inputs (→) of I to CPn. As a result, a digital output circuit corresponding to the input voltage Vln is output from the comparison output side of each voltage comparator CP1 to CPn. In this case, the comparison outputs of each comparator CPI to CPn are "1" and "1", respectively.
0" logic level. Each comparison output is converted into an alternative selection signal XI to Xn by logic Gl to Gn provided for each comparator CPI to CPn. This selection signal X1 to Xn are assembled into a binary code string of a predetermined number of digits (for example, 8 bits) by the encoder 3.The assembled binary code string becomes the digital output Dout.

第6図は、第5図に示したA/D変換器の回路を、その
平面的な配置状態に対応させて示す。
FIG. 6 shows the circuit of the A/D converter shown in FIG. 5 in correspondence with its planar arrangement.

同図に示すA/D変換器は、回路的には第5図にて示し
たものと同様であって、複数のブロックに分割形成され
た比較回路列2. 2. 2とともに、ラダー抵抗10
が形成されている。各比較回路列2にはそれぞれ、第5
図にて示した多数の電圧比較器と論理ゲートの対が多数
配列されている。ラダー抵抗10は、各比較回路列2.
 2. 2の間を縫うべく折り返されている。その一端
は基準電圧源Vgに接続され、その他端は接地電位に接
続されている。各比較回路列2. 2. 2からの論理
出力は、各ブロックごとにワイヤード論理による予備的
なエンコード処理が施された後、エンコーダ3に入力さ
れる。そして、そのエンコーダ3から2進符号列のデジ
タル出力Doutが出力されるようになっている。
The A/D converter shown in the same figure is similar in circuit to that shown in FIG. 5, and has a comparison circuit array 2. 2. 2 along with ladder resistance 10
is formed. Each comparison circuit row 2 has a fifth
A large number of pairs of voltage comparators and logic gates shown in the figure are arranged. The ladder resistor 10 is connected to each comparison circuit column 2.
2. It is folded back to sew between the two. One end thereof is connected to a reference voltage source Vg, and the other end is connected to ground potential. Each comparison circuit row 2. 2. The logic output from encoder 2 is input to encoder 3 after being subjected to preliminary encoding processing using wired logic for each block. Then, the encoder 3 outputs a digital output Dout of a binary code string.

第7図は、第6図に示したA/D変換器の回路の一部分
を詳細に示す。
FIG. 7 shows in detail a portion of the circuit of the A/D converter shown in FIG.

同図に示すように、第6図に示した比較回路列2は、多
数の比較回路ユニツ)2X〜1,2x。
As shown in the figure, the comparison circuit array 2 shown in FIG. 6 includes a large number of comparison circuit units) 2X to 1, 2x.

2 x+1.・・・によって構成される。部較回路ユニ
ッ)2xは、電圧比較器CP x s  ラッチ回路2
1゜位相分割回路22.およびゲート・バッファ23を
有する。電圧比較器CPXは、ラダー抵抗1゜によって
分圧される基準電圧vaxと、共通に与えられるアナロ
グ入力電圧Vinae比較する。
2x+1. It is composed of... Part comparison circuit unit) 2x is voltage comparator CP x s latch circuit 2
1° phase division circuit 22. and a gate buffer 23. The voltage comparator CPX compares the reference voltage vax divided by the ladder resistor 1° with the commonly applied analog input voltage Vinae.

例えば、X番目の比較回路ユニツ)2xにおいて、入力
電圧Vinが基準電圧V a xよりも高くなると、電
圧比較器Cpxから1″の論理状態が出力される。この
論理出力″1”は、ラッチ回路21で一端保持された後
・位相分割回路22にて正論理“1”と負論理“O”と
に振分けられる。
For example, in the Xth comparator circuit unit) 2x, when the input voltage Vin becomes higher than the reference voltage Va After being temporarily held in the circuit 21, the phase dividing circuit 22 divides the signal into positive logic "1" and negative logic "O".

そして、その位相分割回路22の正論理出力″1”が、
上段側(x +1番目)のユニット2x+1からの禁止
信号ELとワイヤード論理(OR)k取られた後、バッ
ファ23を介して外部へ出力され、ア。他方、その位相
分割回路22の負論理出力“O”は、禁止信号ELとし
て下段側(x−1番目)のユニツ)2に−1に与えられ
る。これにより、入力電圧Vinの大きさに応じていず
れか一つの比較回路ユニットが選択され、この選択され
た比較回路ユニットの出力だけが能動化する。例えば、
入力電圧VinがX番目の比較回路ユニツ−ト2xの基
準電圧Vaxとx+1番目の比較回路ユニツ)2x+1
の基準電圧Vsx+1の間にあるときは、つまDVsx
−1(Win(Vsx十1のときは、そのX番目の比較
回路ユニツ)2xの出力Xxだけが能動化し、他の比較
回路ユニット・・・CPX−1,Cpx+1.・・・の
出力・・・Xx −1、Xx+1.・・・は非能動状態
になる。このような比較回路ユニット−・−CPX−1
,CPX、CPX+1.・・・上側用しτ、第6図に示
した並列処理型のA/D変換器が構成されている。
Then, the positive logic output "1" of the phase division circuit 22 is
After the inhibit signal EL from the upper stage side (x+1st) unit 2x+1 and the wired logic (OR) k are taken, it is output to the outside via the buffer 23, and a. On the other hand, the negative logic output "O" of the phase division circuit 22 is given to the lower stage (x-1st) unit 2 at -1 as the inhibition signal EL. As a result, one of the comparison circuit units is selected depending on the magnitude of the input voltage Vin, and only the output of the selected comparison circuit unit is activated. for example,
The input voltage Vin is the reference voltage Vax of the X-th comparison circuit unit 2x and the x+1st comparison circuit unit) 2x+1
When the reference voltage is between Vsx+1, then DVsx
Only the output Xx of -1 (Win (when Vsx is 11, the・Xx -1, Xx+1... become inactive.Such a comparison circuit unit... -CPX-1
, CPX, CPX+1. . . . For the upper side, the parallel processing type A/D converter shown in FIG. 6 is constructed.

ここで、上記ラダー抵抗10は、第6図に示すように、
比較回路列2の側部に沿う直線状部分と、背中合わせに
折9返される小回りの折り返し部分と、比較回路列2の
端部を跨ぐ大回りの折υ返し部分とがある。直線状部分
すなわち非折り返し部分には、第2図に示すような平面
パターン形状の薄膜抵抗R1が多数直列に連接されてい
る。小回りの折り返し部分には、第4図に示すような平
面パターン形状の薄膜抵抗R2が配置されている。
Here, the ladder resistor 10 is, as shown in FIG.
There is a linear portion along the side of the comparison circuit row 2, a small turn-back portion that is folded back to back, and a large turn-back portion that straddles the end of the comparison circuit row 2. A large number of thin film resistors R1 having a planar pattern shape as shown in FIG. 2 are connected in series in the linear portion, that is, the non-folded portion. A thin film resistor R2 having a planar pattern shape as shown in FIG. 4 is arranged in the folded portion of the small turn.

そして、六回シの折り返し部分には、第1図に示すよう
な平面パターン形状の薄膜抵抗R3が配置されている。
A thin film resistor R3 having a planar pattern shape as shown in FIG. 1 is arranged at the six-fold folded portion.

各部分の薄膜抵抗R1,R2,R3は、いずれも、半導
体集積回路装置内にアルミニウムなどの金属抵抗体1を
フォトエツチングすることにより形成される。
The thin film resistors R1, R2, and R3 of each portion are all formed by photoetching a metal resistor 1 made of aluminum or the like within a semiconductor integrated circuit device.

第2図および第3図は、非折多返し部分に形成される薄
膜抵抗R1の平面パターン形状を示す。
FIGS. 2 and 3 show the planar pattern shape of the thin film resistor R1 formed in the non-folded portion.

同図に示すように、非折り返し部分の薄膜抵抗R1は、
その平面パターン形状が、抵抗値を大きくとるために、
折り曲がり部aと直線部すとが交互に連接するジグザグ
状に形成されている。これとともに、そのパターンの各
角部IA、1Bがそれぞれ鈍角(略125度)に形成さ
れている。
As shown in the figure, the thin film resistance R1 of the non-folded portion is
Because the planar pattern shape has a large resistance value,
It is formed in a zigzag shape in which bent portions a and straight portions are alternately connected. At the same time, each corner IA, 1B of the pattern is formed at an obtuse angle (approximately 125 degrees).

このように各角部IA、IBeそれぞれ鈍角に形成した
ことにより、第3図に部分的に拡大して示スように、エ
ツチングの精度限界あるいはマスクパターンの輪郭ぼけ
などによる変形が、薄膜抵抗R1の幅方向に現われ離く
なりている。つまり、内側角部1人および外側角部IB
における幅方向への寸法バラツキΔWA、ΔWBをそれ
ぞれ小さく抑えることができるようになりている。これ
により、当該部分における抵抗値のバラツキが小さくな
り、そして、これによって、各薄膜抵抗R1の比精度が
、エツチングの精度限界あるいはマスクパターンの輪郭
はけなどによる影響をさほど受けることなく、再現性良
く高められるようになっている。
By forming each corner IA and IBe at an obtuse angle in this way, as shown in the partially enlarged view of FIG. They appear in the width direction and are separated from each other. That is, one inner corner and one outer corner IB
The dimensional variations ΔWA and ΔWB in the width direction can be kept small. As a result, the variation in resistance value in the relevant portion is reduced, and as a result, the specific accuracy of each thin film resistor R1 is not affected by the etching accuracy limit or the outline brushing of the mask pattern, and the reproducibility is improved. It can be improved well.

第4図は、小回9の折り返し部分に形成される薄膜抵抗
R2の平面パターン形状を示す。
FIG. 4 shows the planar pattern shape of the thin film resistor R2 formed in the folded portion of the small turn 9. FIG.

同図に示すように、小回シの折り返し部分に形成される
薄膜抵抗R2は、非折υ曲が9部分の抵抗と同様に、折
り曲がりた平面パターン形状を有するとともに、その折
p曲がり部の角部が鈍角に形成されている。この小回シ
の折り返し部分における薄膜抵抗R2と非折9返し部分
における薄膜抵抗R1とは、2つの非折り返し部分の同
側端に並んだ抵抗R1,R1を互いに接続するために、
その折り曲がり方向が互いに異なりている。しかし、そ
の幅および長さは互いに同じに揃えられ、いる。さらに
、その小回りの折り返し部分における薄膜抵抗R2と非
折9返し部分における薄膜抵抗R1は、その折り曲がり
方向が部分的に異なっているが、その折υ曲がυ部a1
〜a8の数および角度は互いに同一に揃えられている。
As shown in the figure, the thin film resistor R2 formed in the folded portion of the small turn has a bent planar pattern shape, similar to the resistor in the non-bent portion 9, and the bent portion The corners are formed at obtuse angles. The thin film resistor R2 in the folded part of this small turn and the thin film resistor R1 in the non-folded part are designed to connect the resistors R1 and R1 lined up on the same side of the two non-folded parts to each other.
The bending directions are different from each other. However, their width and length are aligned with each other. Furthermore, the thin film resistor R2 in the folded portion of the small turn and the thin film resistor R1 in the non-folded portion are partially different in their bending directions, but the bending direction is partially different from that in the υ portion a1.
The numbers and angles of ~a8 are aligned to be the same.

つまυ、折り曲がり部そのものの形状だけは同一化され
ている。これによシ、フォトエツチングの工程誤差、例
えばマスクの位置合わせなどに若干の誤差が生じても、
その誤差による抵抗値の変化は、非折り返し部分の薄膜
抵抗R1にも小回り折り返し部分の抵抗R2にも、共に
同じように現れる。従って、その小回υ折り返し部分の
薄膜抵抗R2は、トリミング修正を行わずとも、非折り
返し部分の薄膜抵抗R1に対して非常に高い相対精度あ
るいは比精度をもつことができる。
Only the shape of the tab υ and the bent part itself is the same. This allows even if slight errors occur in the photoetching process, such as in mask alignment,
The change in resistance value due to this error appears in the same way in both the thin film resistor R1 in the non-folded portion and the resistor R2 in the short folded portion. Therefore, the thin film resistor R2 in the small folded portion can have a very high relative accuracy or ratio accuracy with respect to the thin film resistor R1 in the non-folded portion without any trimming correction.

第1図は、六回シの折り返し部分に形成される薄膜抵抗
R3の平面パターン形状を示す。
FIG. 1 shows the planar pattern shape of the thin film resistor R3 formed in the six-fold folded portion.

同図に示すように、大回りの折り返し部分に形成される
薄膜抵抗R3は、非折り返し部分の薄膜り曲がり部aを
有するとともに、その折り曲がり部aにおける部分抵抗
値と、その折り曲がり部a以外のところにおける部分抵
抗値との和が、所定の値となるような平面形状に形成さ
れている。
As shown in the figure, the thin film resistor R3 formed in the folded part of the large turn has a thin film bent part a of the non-folded part, and the partial resistance value at the folded part a and the part other than the folded part a. It is formed in a planar shape such that the sum of the partial resistance values at the points becomes a predetermined value.

この場合、折り返し部分の薄膜抵抗R3は、折り返し部
分の薄膜抵抗R1と同一の折り曲がりル状を有する抵抗
部分R31,R31と、2つの非折り返し部分の同側端
に並んだ抵抗R1,R1?互いに接続するために形成さ
れた長方形状の抵抗部分R32とによって形成されてい
る。
In this case, the thin film resistor R3 of the folded portion includes resistor portions R31, R31 having the same bent loop shape as the thin film resistor R1 of the folded portion, and resistors R1, R1? which are lined up at the same side ends of the two non-folded portions. and a rectangular resistance portion R32 formed for connection to each other.

抵抗部分R31には、非折り返し部における薄膜抵抗R
1と同様に、折9曲がり部aと直線部b2とが形成され
ている。その折り曲がり部aでの平面形状は、非折り返
し部分における薄膜抵抗R1の折り曲がり部aでのそれ
と同一である。他方、抵抗部分R32は、その長さLが
、前記比較回路列(第6図)の端部を跨ぐのに必要な大
きさに決められている。これとともに、その抵抗値Δr
が十分に小さくなるように、その幅W3が大きく確保さ
れている。
The resistance portion R31 includes a thin film resistance R at the non-folded portion.
1, a bent portion a and a straight portion b2 are formed. The planar shape at the bent portion a is the same as that at the bent portion a of the thin film resistor R1 in the non-folded portion. On the other hand, the length L of the resistor portion R32 is determined to be a size necessary to straddle the end of the comparison circuit array (FIG. 6). Along with this, its resistance value Δr
The width W3 is ensured to be large so that the width W3 is sufficiently small.

ここで、抵抗部分R31の直線部b2の長さR2は、非
折り返し部分における薄膜抵抗R1の直線部blの長さ
Llよシも若干短く設定されている。その差ΔLは、抵
抗部分32の抵抗値Δrと同じ抵抗値(Δr)を生じさ
せるのに相当する長さに設定させる。これにより、六回
シの折り返し部分における薄膜抵抗R3の抵抗値を非折
り返し部分における薄膜抵抗R1の抵抗値に等しくする
ことができる。そして、両抵抗R1とR3とは、その平
面形状および寸法が部分的に異なるものの、その折り曲
がり部aでの形状が互いに同一であることによシ、フォ
トエツチングの工程誤差、例えばマスクの位置合わせな
どに若干の誤差が生じても、その誤差による抵抗値の変
化は、非折り返し部分の薄膜抵抗R1にも六回シ折り返
し部分の抵抗R3にも、共に同じように現れる。従って
、その六回シ折り返し部分の薄膜抵抗R3は、トリミン
グ修正を行わずとも、非折り返し部分の薄膜抵抗R1に
対して非常に高い相対精度あるいは比精度をもつことが
できる。
Here, the length R2 of the straight portion b2 of the resistance portion R31 is also set to be slightly shorter than the length L1 of the straight portion bl of the thin film resistor R1 in the non-folded portion. The difference ΔL is set to a length corresponding to producing the same resistance value (Δr) as the resistance value Δr of the resistance portion 32. Thereby, the resistance value of the thin film resistor R3 in the folded portion of the six-fold turn can be made equal to the resistance value of the thin film resistor R1 in the non-folded portion. Although the resistors R1 and R3 have partially different planar shapes and dimensions, their shapes at the bent portions a are the same, so errors in the photoetching process, such as mask position, may occur. Even if a slight error occurs in alignment, the change in resistance value due to the error appears in the same way in both the thin film resistor R1 in the non-folded portion and the resistor R3 in the six-fold folded portion. Therefore, the thin film resistor R3 of the six-fold folded portion can have very high relative accuracy or ratio accuracy with respect to the thin film resistor R1 of the non-folded portion without trimming correction.

第8図は上記ラダー抵抗10’iD/A変換器に適用し
た例を示す。
FIG. 8 shows an example of application to the ladder resistor 10'i D/A converter.

同図に示すD/A変換器は、デジタル入力Dinを択一
的な選択信号XI−Xnに変換するデコーダ4と、この
選択信号X1〜Xnによりて個々に開閉制御されるアナ
ログスイッチ81〜Snと、基準電圧源v3を等分割し
てアナログスイッチの各一端に与えるラダー抵抗10と
を有する。そして、アナログスイッチSl〜Snの各他
端は共通接続され、この共通接続点からデジタル人力D
inに対応するアナログ電圧Voutが出力されるよう
になっている。ここで、ラダー抵抗10i前述したよう
に構成することにょシ、変換特性の直線精度が非常に高
いD/A変換器を得ることができる。
The D/A converter shown in the figure includes a decoder 4 that converts a digital input Din into alternative selection signals XI-Xn, and analog switches 81-Sn that are individually controlled to open and close by the selection signals X1-Xn. and a ladder resistor 10 that equally divides the reference voltage source v3 and applies it to each end of the analog switch. The other ends of the analog switches Sl to Sn are commonly connected, and from this common connection point, the digital human power D
An analog voltage Vout corresponding to in is output. By configuring the ladder resistor 10i as described above, a D/A converter with very high linear accuracy of conversion characteristics can be obtained.

以上のように、薄膜抵抗のパターン形状全変更するだけ
の簡単な構成でもって、折り返し形成されたラダー抵抗
の折り返し部分における薄膜抵抗と非折り返し部分にお
ける薄膜抵抗の各抵抗値の比精度を再現性良く高めるこ
とができるようになる。そして、これによって、例えば
高精度の並列処理mA/D変換器あるいはD/A変換器
を低コストに構成することが可能になる。
As described above, by simply changing the pattern shape of the thin film resistor, the relative accuracy of each resistance value of the thin film resistor in the folded part and the thin film resistor in the non-folded part of the folded ladder resistor can be easily reproducible. You will be able to improve it well. This makes it possible to construct, for example, a highly accurate parallel processing mA/D converter or D/A converter at low cost.

〔効果〕〔effect〕

(1)折り返し形成され九ラダー抵抗にあって、その折
り返し部分における薄膜抵抗と非折り返し部分における
薄膜抵抗を、それぞれの折り曲がり部の平面形状だけ互
いに同一となるように形成することによシ、薄膜抵抗の
パターン形状を変更するだけの簡単な構成でもって、折
り返し形成されたラダー抵抗の折り返し部分における薄
膜抵抗と非折り返し部分における薄膜抵抗との間の比精
度を再現性良く高めることができるようになる、という
効果が得られる。
(1) In a nine-fold folded ladder resistor, by forming the thin film resistance at the folded portion and the thin film resistance at the non-folded portion to be the same only in the planar shape of each folded portion, By simply changing the pattern shape of the thin film resistor, it is possible to improve the ratio accuracy between the thin film resistance in the folded part and the thin film resistance in the non-folded part of the folded ladder resistor with good reproducibility. The effect is that it becomes.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であること鉱いうまでもない。例えば、上記薄膜抵抗
の材質としては、アルミニウム以外の金属あるいは半導
体でありても−よい。
Although the invention made by the present inventor has been specifically explained above based on examples, it should be noted that this invention is not limited to the above-mentioned examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the material of the thin film resistor may be a metal other than aluminum or a semiconductor.

〔利用分野〕[Application field]

以上、本発明者によってなされた発明をその背量となっ
た利用分野である並列処理型A/D変換器あるいはD/
A変換器に適用した場合について説明したが、それに限
定されるものではなく、例えば高精度の抵抗アッテネー
タなどにも適用できる。
As mentioned above, the invention made by the present inventor is applicable to the parallel processing type A/D converter or D/D converter, which is the application field for which the invention was made.
Although the case where the present invention is applied to an A converter has been described, the present invention is not limited thereto, and can also be applied to, for example, a high-precision resistance attenuator.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明によるラダー抵抗の犬回υの折り返し
部分金示す平面図、 第2図は非折り返し部分における薄膜抵抗の形状を示す
平面図、 第3図は第2図の一部全拡大して示す平面図、第4図は
小回シの折り返し部分を示す平面図、第5図は第1図〜
第4図に示したラダー抵抗を用いたA/D変換器の構成
例を示す回路図、第6図は第5図のA/D変換器をその
レイアウト配置に従って示す回路図、 第7図は第6図のA/D変換器の一部を取り出して詳細
に示す回路図、 第8図はラダー抵抗音用いたD/A変換器の構成例を示
す回路図、 M9図は並列処理型A/D変換器の構成例を示す回路図
である。 1・・・抵抗体、10・・・ラダー抵抗、R1・・・非
折り返し部分の薄膜抵抗、R2・・・小回りの折り返し
部分の薄膜抵抗、R3・・・犬回りの折り返し部分の抵
抗、a・・・折り曲がり部、b、bl、b2・・・直線
部。 第   1  図 第  2vA
Fig. 1 is a plan view showing the folded portion of the dog loop υ of the ladder resistor according to the present invention, Fig. 2 is a plan view showing the shape of the thin film resistor in the non-folded portion, and Fig. 3 is a partial enlargement of Fig. 2. 4 is a plan view showing the folded part of the small turntable, and FIG. 5 is a plan view showing the folded part of the small turntable.
Figure 4 is a circuit diagram showing a configuration example of an A/D converter using the ladder resistor shown in Figure 6. Figure 6 is a circuit diagram showing the A/D converter in Figure 5 according to its layout arrangement. Figure 6 is a circuit diagram showing a part of the A/D converter in detail, Figure 8 is a circuit diagram showing an example of the configuration of a D/A converter using ladder resistance sound, and Figure M9 is a parallel processing type A. FIG. 2 is a circuit diagram showing a configuration example of a /D converter. 1... Resistor, 10... Ladder resistance, R1... Thin film resistance of the non-folded part, R2... Thin film resistance of the folded part of the small turn, R3... Resistance of the folded part of the dog turn, a ...Bending part, b, bl, b2... Straight part. Figure 1 2vA

Claims (1)

【特許請求の範囲】 1、互いに同一の平面形状に屈曲形成された多数の薄膜
抵抗を直列に連接するとともに、その連接された抵抗列
の途中に、上記薄膜抵抗とは異なる平面形状の薄膜抵抗
による折り返し部分を設けたラダー抵抗であって、非折
り返し部分の薄膜抵抗は、折り曲がり部と直線部とが交
互に連接する平面形状を有し、他方、折り返し部分の薄
膜抵抗は、非折り返し部分の薄膜抵抗における折り曲が
り部と同一形状の折り曲がり部を有するとともに、その
折り曲がり部における部分抵抗値と、その折り曲がり部
以外のところにおける部分抵抗値との和が、所定の値と
なるような平面形状に形成されているラダー抵抗を具備
することを特徴とする電子装置。 2、上記ラダー抵抗は折り返し部分の薄膜抵抗は折り曲
がり部と直線部とを有し、折り曲がり部は、その平面形
状が非折り返し部分の薄膜抵抗における折り曲がり部の
それと同一に形成され、直線部は、折り曲がり部以外で
の部分抵抗値が、非折り返し部分における薄膜抵抗の直
線部でのそれと同一になるように、その長さだけが調節
されていることを特徴とする特許請求の範囲第1項記載
の電子装置。
[Claims] 1. A large number of thin film resistors bent in the same planar shape are connected in series, and a thin film resistor with a planar shape different from the above thin film resistors is inserted in the middle of the connected resistor string. The thin film resistor in the non-folded part has a planar shape in which folded parts and straight parts are connected alternately, while the thin film resistor in the folded part has a folded part. It has a bent portion having the same shape as the bent portion in the thin film resistor, and the sum of the partial resistance value at the bent portion and the partial resistance value outside the bent portion is a predetermined value. 1. An electronic device comprising a ladder resistor formed in a planar shape. 2. The thin film resistor in the folded portion of the ladder resistor has a bent portion and a straight portion, and the bent portion has the same planar shape as that of the bent portion in the thin film resistor in the non-folded portion. Claims characterized in that only the length of the portion is adjusted so that the partial resistance value at the portion other than the folded portion is the same as that in the straight portion of the thin film resistor in the non-folded portion. The electronic device according to item 1.
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DE8686104021T DE3682415D1 (en) 1985-03-25 1986-03-24 RESISTANCE AND ELECTRONIC ARRANGEMENT WITH THE SAME.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01245716A (en) * 1988-03-28 1989-09-29 Matsushita Electric Ind Co Ltd Analog-digital conversion circuit

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* Cited by examiner, † Cited by third party
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JPH01245716A (en) * 1988-03-28 1989-09-29 Matsushita Electric Ind Co Ltd Analog-digital conversion circuit

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JPH0587961B2 (en) 1993-12-20

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