JPS61282975A - ビデオ列処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、大略、ビデオ信号処理・パターン認識の分野
に関するものであって、更に詳細には、夫々の段を処理
する為にデジタル技術を使用するモジュール型の一連の
新規なビデオ処理サブシステムモジュールを有するビデ
オストリームプロセシングシステム即ちビデオ列処理方
式に関するものである。

画像認識技術は、産業及び製造処理技術を自動化する為
に広く使用される様になっている。その例としては、コ
ンベヤベルト上の部品の探索や、組立中に部品が存在す
ることの確認や、航空画像形成や光学的文字認識におけ
る目的物乃至はターゲットの探索や、半導体チップ上の
整合マスク上のポンディングパッドの探索において使用
されている。更に、一層複雑で実時間の画像処理及びパ
ターン認識作業に対するシステムの開発及び実施は従来
技術を使用する場合に可能なものを越えた計算処理能力
を要求する。更に、多くの適用例において、画像処理の
為にデジタル技術が広く使用されている。然し乍ら、こ
の様なデジタルシステムにおいては多量のデータを解析
し且つ処理せねばならない為に、速度が遅く標準のビデ
オ速度で動作することが不可能なことが多い。この問題
を緩和する為に屡々使用される技術の１つは並行処理を
使用することである。然し乍ら、多数の拘束条件、例え
ばＶＬＳＩ技術の出現に基づくチップピン出力の拘束条
件、の為にこの手法の使用は限定的である。

本発明は、以上の点に鑑みなされたものであって、上述
した如き欠点を除去し、ビデオ速度又はその近傍の速度
で画像処理及び認識を行なう為のビデオ列処理サブモジ
ュールの新規なビデオ処理方式を提供することを目的と
する６本発明の別の目的とするところは、独特の画像信
号プロトコルを持った新規なビデオ処理方式を提供する
ことである。本発明の更に別の目的とするところは、新
規なシステム処理サブモジュールを有する独特のシステ
ムアーキテクチャ−を持った新規な方式を提供すること
である。本発明の更に別の目的とするところは、独特の
画像信号表示処理を持った新規なビデオ列処理技術を提
供することである。

本発明の１実施形態によれば、制御信号を供給し且つデ
ータ信号を処理する為に制御プロセサ手段を使用してお
りデジタル化したビデオ情報を処理する為のビデオ列処
理方式が提供される。この方式は、更に、複数個のビデ
オ信号処理要素を有しており、その各々は、デジタルビ
デオ情報列入力と、ビデオ画素クロック入力と、制御信
号入力と、複数個の同期信号入力とを包含する入力基板
を具備している。システム処理要素の１つとしてフレー
ムバップアがあり、それは制御プロセサに接続されたプ
ロセサインターフェースを具備すると共に、入力ポート
とプロセサポートを包含する複数個のポートの少なくと
も１つから受け取られるデジタル化したビデオ情報のデ
ジタルメモリ内に蓄積する為の出力を持っている。該フ
レームバソファは、制御プロセサ制御信号に応答して、
入力ポートと、出力ポートと、プロセサインターフェー
スポートとを包含する複数個のポートの少なくとも１つ
に対して蓄積されているデジタル化されたビデオ情報の
出力を制御する。制御プロセサ手段制御信号に応答して
、フレームバッファ手段から接続されるデジタル化した
ビデオ情報から特性データを抽出する為に、プロセサイ
ンターフェースポートを具備する特性手段が設けられて
いる。

別の実施形態においては、ビデオ信号処理要素は、復調
性（バイトーナル）の出力装置上の出力に対して少なく
とも２次元に規定されたビデオ画像の画素アレイから構
成されているデジタル化された中間調ビデオデータを変
化させる為のビデオ情報処理用のサブシステム即ち側方
式を有している。このサブシステムは、制御信号に応答
してデジタルビデオデータの強度特性を変化させる強度
補正手段と、各次元に対して独立的にデジタルビデオデ
ータの拡張及び圧縮のスケーリング動作を行なう為のス
ケーリング手段とを有している。各画素に対して動作さ
せ且つアレイ内の複数個の隣接する画素にエラーを割り
当てることによって、可変スレッシュホールドに基づき
二進ビデオを発生する為に中間調ビデオデータを処理す
る為の処理手段が設けられている。ビデオ画像の境界に
おいてエラー項を補正する為にランダムノイズ発生器を
具備する境界手段が設けられている。

以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

第１Ａ図は１本発明に基づく画像認識及び解析用のビデ
オ列処理方式を示した概略ブロック図である。ビデオス
トリームプロセシング（ｖｓｐ）即ちビデオ列処理は画
像処理技術であって、統計を取ったり又は画素を新たに
計算した値と置換する種々の計算サブモジュールを介し
て画素列をパイプライン動作させる画像処理技術である
。純粋なビデオ列処理方式においては、全ての装置が直
接的に動作するパイプ当たり唯１つの直線的画素列が存
在する。数個の並行なパイプを設けることも可能である
。然し乍ら、画像は本質的に２次元であり、従って成る
画像処理サブモジュールはパイプ当たり縦Ｎ横Ｎの局所
的画素からなる窓を使用する。従って、本発明の新規な
方式は、適切な場合に、縦Ｎ横Ｎの画素からなる移動窓
による列を有している。

処理すべき画素データの列を有するビデオ画像信号は、
画像収集装置２０によって与えられ、且つビデオ列信号
バス２２上で画像処理方式２４へ接続される６画像収集
装置２０は、典型的には、ビデオ速度でビデオ画像信号
を正確に発生させることの可能な、例えばフェアチャイ
ルド社のＣＣＤカメラの如きビデオカメラである。所望
により、ビデオ収集装置２０は、ビデオテープデツキ、
ビデオディスク、グラフィックコンピュータ等の如き任
意の画像信号源とすることが可能である。

画像信号は画像収集装置２０によってデジタル化され、
且つビデオ列信号バス２２を介しビデオ列処理インター
フェース２６を介して画像処理方式２４へ接続される。

画像処理方式２４は、デジタル画像情報を処理してデー
タを変化させ又特性情報を抽出して画像認識を与える。

処理方式２４は、所望の画像認識又は解析機能を与える
べく構成した１群のビデオ列処理サブモジュールから形
成されている。

画像処理方式２４は制御プロセサ３０によって制御され
、該プロセサ３０は、図示した如く、プロセサバス３２
を介して制御プロセサインターフェース２８に接続され
ている。制御プロセサ３０はビデオ列処理サブモジュー
ルの各々を制御する為の制御信号を供給し、且つプロセ
サバス３２を介してビデオ列処理サブモジュールと制御
プロセサ３０との間で転送されるデータに別の処理及び
論理機能を行なう処理能力を与えている。制御プロセサ
３０も又、図示した如く、バス４２を介して、二次処理
モジュール４０に接続されている。

二次プロセサ４０は、ビデオ列処理方式２４によって供
給される画像処理情報を利用する為に全体的なシステム
制御論理を与える。典型的に、二次プロセサ４ｏはプロ
グラムされたコンピュータであって、それは、例えば、
ロボットや自動化した製造システムにおける如く画像処
理情報に基づいて外部装置を制御する。

第１Ａ図に図示した実施例においては、画像表示装置３
８も設けられており、処理中の画像又は処理済の画像デ
ータをディスプレイすることを可能としている。画像デ
ィスプレイ３８は、実時間ビデオ表示の為には、典型的
に、ＣＲＴであり、又、オプションとしては、プリンタ
（例えば、レーザプリンタ）、ビデオテープレコーダの
様な画像記録装置、プロッタ（例えば、静電型）又はそ
の他の画像ディスプレイ装置の如き装置とすることが可
能である。画像処理モジュール２４からのビデオ画像信
号は、図示した如く、ビデオ出力インターフェース３４
からビデオ列信号バス３６を介して画像ディスプレイ３
８へ接続される。

ビデオ列画像処理方式２４の各ＶＳＰ　（ビデオストリ
ームプロセシング即ちビデオ列処理）サブモジュールは
、ｖＳＰ入力インターフェース２６′を有しており、第
１Ｂ図に示した如く、多くの場合に、■ＳＰ制御プロセ
サインターフェース２８′を有している。第１Ｂ図に付
き説明すると、ｖＳＰ入力インターフェース２６″　を
使用して、画素信号と、水平同期信号（ライン同期）と
、垂直同期信号（フレーム同期）と１画素有効信号と共
に。

画素にデジタル化したビデオ情報をラスク走査態様で転
送する。図示例においては、画素当たり８ビットである
。実施形態に応じて、画素当たりより大きな数又は少な
い数のビットを使用することが可能である。従って、第
１Ｂ図に示した如く、ｖＳＰ入力インターフェースは１
２ラインのビデオ列処理信号バス２２′に接続し、該バ
ス２２′は、システムサブモジュール間でビデオ列信号
を結合する為に図示したビデオ列処理方式用の標準ｖＳ
Ｐ信号バスとして使用されている新規なバス構成を有し
ている。図示例においては、ｖＳＰ信号は８個のデータ
ラインと３個の制御ラインで構成されている。一般的に
は、データラインの数はゼロから６４の間の数とするこ
とが可能である。

非同期動作を行なう為には、ｖＳＰ入力インターフェー
ス２６′へのビデオクロック信号（ＰＩＸＥＬ　ＣＬＯ
ＣＫ）はシステムクロック周波数を分周した周波数を持
った非同期クロック信号である。その他全てのビデオ入
力インターフェース信号はビデオクロック信号に内部的
に同期されている。ｖＳＰ入力インターフェースに対し
ては、その他全ての信号はクロックの圧端の前のセット
アツプ時間の前に有効となり、且つビデオクロック信号
の同じ圧端の後の少なくとも保持時間迄有効のままであ
るべきである。垂直同期（ＶＳＹＮＣ）信号及び水平同
期（Ｈ３ＹＮＣ）信号は入力ビデオ画素データと関連す
る所要の同期信号を供給する。有効入力信号（ＰＩＸＥ
Ｌ　ＶＡＬＩＤ）は、データバス上のデータが有効であ
ることを表す。注意すべきことであるが、成る場合には
、ｖＳＰ入力インターフェース２６′を出力インターフ
ェースとして動作させるべくプログラムさせることが可
能である。

多くのビデオ列処理サブモジュールは、又、典型的に、
処理済のビデオ情報を他のサブモジュール又は画像表示
装置３８又は二次プロセサ４０へ転送する為に、第１Ｂ
図に示した如きｖＳＰ出力インターフェース３４′を有
している。ｖｓｐ出カイカインターフェース３４′デオ
入力インターフェース２６′と同様であり、同期動作を
行なう為には出力クロック信号（ＰＩＸＥＬ　ＣＬＯＣ
Ｋ）がシステムクロックに同期され、又非同期動作の為
にはシステムクロックを分周したものに同期され、且つ
ビデオデータ出力バスは、通常双方向性であり且つ出力
に関してトライステートを取ることが可能な画素有効信
号（ＰＩＸＥＬ　ＶＡＬＩＤ）によって制御される。Ｐ
ＩＸＥＬ　ＶＡＬＩＤ信号の圧端からターンオン遅れが
ある。ターンオンはターンオフよりも遅いように設計さ
れており、従ってデータバスを容易にマルチプレクス操
作させることが可能である。画素有効信号はｖＳＰ出力
チャンネルによってアクティブにアサート（強制）され
、有効データ出力を表示する。ｖＳＰ出力チャンネルに
接続されているｖＳＰサブシステムがｖＳＰ出力チャン
ネルからの次の出力を遅延させることが必要であると。

ｖＳＰサブシステムは画素有効信号を非アクティブにア
サートし、ｖＳＰ出力チャンネルからの出カハンドシェ
イクをオーバーライド（無効）とさせる、ｖｓｐサブシ
ステムが画素有効信号を非アクティブにアサートするこ
とを止めると、画素有効信号は再度アクティブとなり、
且つ出力チャンネルはデータの出力を再開する。その他
の全てのｖＳＰ出力インターフェース信号は、出力クロ
ック信号の止端後の出力遅延時間前に有効であり、出力
クロック信号の次の止端後の少なくとも出力保持時間迄
有効のままである。

通常、ビデオ列処理サブモジュールは、又、任意の最近
のマイクロプロセサ（例えば、ナショナルセミコンダク
タ１６０００）と接続するのに適した第１Ｂ図に示した
如きｖＳＰプロセサインターフェース２８′を有してい
る。ｖｓｐプロセサインターフェース上の信号は同期的
であっても非同期的であってもどちらでも良い。サブモ
ジュール選択信号（ＳＥＬＥＣＴ）はサブモジュールに
対してプロセサインターフェースをイネーブルさせる機
能を有する。アドレスストローブの間にデータ／アドレ
スバス（ＤＡＴＡ／ＡＤＤＲ）からアドレス情報が入れ
られ、一方書込ストロープが発生すると、データ／アド
レスバスから書込データを入れることが可能である。読
取ストローブの間、読取データがデータ／アドレスバス
上に存在することが可能である。図示例において、デー
タ／アドレスバスは、好適には、８ビットバスである。

データ転送を行なうことが出来ない場合には、転送が進
行する迄レディー信号（ＲＥＡＤＹ）を低状態とさせる
。本プロセサをインタラブドする為にマスカブルインタ
ラブド（ＩＮＴ）を使用することが可能である。例えば
、外部メモリにアクセスする為に８ビットアドレス又は
８ビットデータワードが充分ではない場合、連続的なア
ドレスストローブの間に転送される連続的なバイトによ
って複数バイトアドレスを供給することが可能である。

５ＥＬＥＣＴラインが低状態であることは、サブモジュ
ールがｖＳＰプロセサインターフェースをアクティブと
させる為に選択されている場合を表すと共に、インター
フェース上の制御信号が有効であることを表す。更に、
アドレスストローブラインが低状態であることは、プロ
セサバス３２′上の情報が有効アドレス情報であること
を表す。複数バイトアドレスの場合、アドレスストロー
ブは転送された各アドレスバイト毎に低状態にアサート
される。書込ストローブは、それが低であるときに、プ
ロセサバス上の情報が有効書込データであることを表し
、且つ読取ストローブは、それが低であるときに、サブ
モジュールがプロセサバス上に読取データを存在させる
ことが可能であることを表す、インターフェースＲＥＡ
ＤＹ信号は、それが低の場合に、サブモジュールインタ
ーフェースが要求されたアクセスを進行する状態でない
ことを表し、アクセスを行なうことが可能な場合に、高
となる。最後に、それが低の場合に、インターフェース
インタラブド信号（ＩＮＴ）は、要求されたステータス
が確立されたことを表し、且つその状態が認知されるか
又はマスクされるとインタラブド信号は解放される。第
１Ｂ図に示した如く、ｖＳＰプロセサインターフェース
２８′は１４ラインビデオ列制御プロセサバス３２′に
接続するが、バス３２′は図示したビデオ列処理方式用
の制御プロセサへ各ｖＳＰシステムサブモジュール又は
サブシステムを接続させる為の標準のｖＳＰプロセサバ
ス構成である。

多くのサブモジュールは、又、メモリインターフェース
４２′を有することが可能である。メモリインターフェ
ース４２′の性質はｖＳＰサブモジュールや所望の適用
例の特定の特徴や外部メモリ条件等に依存する。メモリ
インターフェース４２′は、最小限の外部回路で外部メ
モリの制御を与える。然し乍ら、メモリインターフェー
スは、典型的に、少なくとも１６ビットのデータバスを
有し、それは更に第１Ｂ図に示した如く、アドレスバス
として使用することが可能であり、更に少なくとも書込
イネーブル（ＷＥ）を有しており、該書込イネーブルは
、それが低にアサートされると、外部ＲＡＭに書き込む
べきデータがバス上に存在することを表す。オプション
として、典型的に１２ビットのアドレスバスである別の
メモリアドレスバスを外部メモリアドレスの為に使用す
ることが可能である。更に、行アドレスストローブ及ヒ
列アドレスストローブ、及び書込イネーブルロワー及び
書込イネーブルアッパー等の信号及び読取イネーブル（
ＲＥ）信号を第１Ｂ図に示した如くメモリインターフェ
ース４２′に供給することが可能である。

各ｖＳＰビデオインターフェース２６′及び３４′更に
■ＳＰプロセサインターフェース２８′の場合に、信号
プロトコルが■ＳＰバス２２′及び３６′とｖＳＰプロ
セサバス３２′の性質を確立する。この新規なバス構成
及び信号プロトコル（即ち、ｖｓｐプロトコル）は、シ
ステムサブモジュールと制御プロセサの間の接続の為に
図示したＶＳＰサブシステムの全体に渡って使用されて
いる。

次に、第２図は、画像中の所望の矩形の位置を探索する
完全なりＳＰ画像処処理式のブロック図である０画像セ
ンサ１２０（例えば、フェアチャイルド社のＣＯＤカメ
ラ）は処理すべき画像を表すビデオ信号を供給する。こ
れらの信号は１図示した如く、直接Ａ／Ｄ変換器１２２
へ接続される。

Ａ／Ｄ変換器１２０及びセンサ１２０は本方式の画像収
集部と考えることが可能であり、単一の部品に集積化さ
せることが可能である。一方、センサのビデオ信号をｖ
ＳＰデータ列へ変換させるＶＳＰのＡ／Ｄサブシステム
機能を設けることが可能である。ｖｓｐ信号バスを介し
て、デジタル化したビデオ情報信号が初期予備処理モジ
ュール１２４のｖＳＰインターフェースへ接続される。

初期予備処理モジュール１２４及び後に説明すべきその
他の予備処理は、何れの画像処理方式においてもオプシ
ョンであるが、好適な実施例の一部として示しである。

又、注意すべきことであるが、ｖＳＰサブモジュールを
制御すると共にパターン認識の為に別の処理を行なう為
に少なくとも１個のマイクロプロセサ１３０が設けられ
ており、第２図に示した如く、ビデオ列処理サブモジュ
ールの各々に接続されている。ｆｉ単化の為に直接的な
接続は省略しであるが、マイクロプロセサ１３０は、第
１Ｂ図に関して前に説明した如く、プロセサ接続が適当
な場合に、ｖＳＰ制御プロセサインターフェース３２′
を介しプロセサインターフェース２８′を介して各シス
テムサブモジュールへ接続する。

殆どの画像センサは完全な画像を発生するものではない
、従って画像は多くのｖＳＰシステムにおいて予備処理
を必要とする。この不完全さは、多くの原因、例えばノ
イズや、塵や、光学系の歪等から発生し、それは画像が
センサに到達する前に画像を歪ませることがある。セン
サ領域アレイの個々の画素は全て多少異なった応答特性
を持つことがあるので、センサ自身も更に歪を付加する
ことがある。これらの歪の多くは適宜のタイプの予備処
理によって補正することが可能である。然し、歪レベル
が充分に低い場合には、画像予備処理が必要で無い場合
もある。

初期予備処理モジュール１２４において、多数の可能な
オプションとしての処理方法を採用することが可能であ
る。成る場合には、従来のアナログ平衡化回路を効果的
に使用することが可能であるが、更に複雑な場合には、
別の利得・オフセット制御をセンサ１２０の各画像に別
に適用せねばならない、このことは、第３Ａ図に示した
如く、線形補正を与える初期処理回路で実施することが
可能である。第３Ａ図を参照すると、センサ１２０から
のデジタル化した信号が補正回路１４０へ印加され、回
路１４０は補正フレームバッファ１４２内にストアされ
ている補正ファクターを適用して各画素を補正する。フ
レームバッファ１４２は１画像データ又は画像に関連し
たデータの完全なフレームをストアすることが可能であ
り且つビデオ速度で列をなすデータを入出力させること
が可能なフレームバッファコントローラサブモジュール
（後に詳述する）によって制御される従来のダイナミッ
クＲＡＭ、又はスタティックＲＡＭで構成することが可
能である。補正フレームバッファも又不揮発性ＲＡＭで
構成することが可能である。各画素に対する補正値はフ
レームバッファ１４２内にストアされ、それはセンサ画
素とのロックステップにおいてフレームバッファ１４２
から補正回路１４０内に移動され、従って各画素は独特
の補正値でカスタム的に処理することが可能である。補
正された画素は出力１４４へ接続され、その際に補正さ
れた画素情報は第２図に示した本システムの次の段へ供
給される。何れの特定の適用例の場合において、使用さ
れるフレームバッファ数は最適化手順の一環として行な
われる。

線形補正と別か又はそれと直列して使用することの可能
な初期処理の別のオプションとしてのタイプは複数フレ
ーム平均化である。このタイプの予備処理は１画像信号
が非常に低くその結果信号対ノイズ比が低い場合に適用
される。この低い信号対ノイズ比を補正する為に、画像
の幾つかのフレームを平均化することによって信号対ノ
イズ比が改善される。

第３Ｂ図の回路は、センサ１２０からの新たな各フレー
ムを累積平均画像へ平均化する方法の１実施例である。

初期的に、フレームバッファ１５０内のデータはゼロに
セットされ、次いでデータの各逐次的なフレームが共に
加算されてストアされる。画素ワード寸法及びオーバー
フローの点を考慮に入れて、所望数のフレームを加算す
ることが可能であるが、好適実施例においては、２乃至
８フレームの間で許容可能な結果が得られる。従って、
第３Ｂ図に示した如く、デジタル化した画像信号が加算
回路１５２へ印加され、フレームバッファ１５０の出力
は加算器１５２の第２入力へ印加される。加算器１５２
は入力される画素をフレームバッファ内にストアされて
いる対応の画素の和と加算されて新たな和を発生し、そ
れはフレームバッファ１５０内の対応する位置内にスト
アされる。このプロセスは、所望数のフレームが加算さ
れる迄繰り返される。注意すべきことであるが、この回
路は、加算されるフレーム数と等しいフレーム速度の減
少を発生する。これは多くのシステムにおいて極めて許
容可能なことである。この和は、次いで、平均化回路１
５１で平均イヒされ、該回路はその和を加算したフレー
ム数で論理的に除算し１次いで補正された出力は次の処
理段へ付与する為に出力１４４へ供給される。この論理
的割算は実際の演算割算、又はパイプに沿っての正規化
によって実行することが可能である。

第３Ｂ図に示した如き予備処理からフレーム速度の減少
が発生するという欠点は、第３Ｃ図に示した如き複数フ
レーム平均化システムを使用することによって回避する
ことが可能である。このシステムにおいては、平均化フ
レームバッファ内で加算される元のセンサの値が付加的
なフレームバッファ内にストアされて、数個のフレーム
の遅延の後、加算された画像から減算される。この様に
。

新たな平均フレーム結果が、最後の数フレームの平均を
有する元のビデオ速度で各フレームに対して発生される
。

従って、第３Ｃ図において、デジタル化されたビデオデ
ータは加算器１６０の入力へ付与され、同時的に、図示
した如く、フレームバッファ１６２の入力へ付与される
。フレームバッファは、ビデオ情報の各フレームが到着
する毎にそれをストアし、所望数のフレーム遅延の後、
遅延したビデオ情報を減算器１６４の減算入力へ付与す
る。加算器１６０の出力は、和フレームバッファ１６６
の入力へ印加されてストアされ、和フレームバッファ１
６６の出力は、図示した如く、減算回路１６４の第２入
力へ供給される。減算回路の出力はその後加算器１６０
の入力へ印加される。その結果、加算器１６０へ印加さ
れる入力信号は、適切に遅延されたフレームバッファ信
号が減算された後にフレームバッファ１６６の出力から
供給される和へ加算される。従って、加算器１６０へ印
加される第２信号は、（フレームバッファ１６６内に現
存する和）−（フレームバッファ１６６の出力からの和
を形成するビデオ情報の最も古いフレームからのビデオ
値）を構成する。新たなビデオ情報の加算は、最新の数
個のフレームからの値の和を有する加算器１６０の出力
からの新たな和を形成する。この和は、次いで、フレー
ムバッファ内にストアされ、且つ本プロセスは継続され
る。

フレームバッファ１６６からの和は、次いで、平均化回
路１６５へ供給され、補正された出力信号を形成する。

この補正された出力は新たな平均であって、それは最新
の数個のフレームの平均を有しており且つそれは連続的
に発生され、従ってビデオフレーム速度にロスが生じる
ことはない。

共に加算される画像を別々に重み付けすることが所望さ
れる場合には、更に一層複雑なフレーム平均化方法を使
用することが可能である。このタイプの平均化回路にお
いては、別のフレームバッファを使用して所望数の引き
続くフレームの各々をストアし、次いで該フレームは加
算され且つ各フレームに対して別の所定の重みを使用し
て平均化を行なう、各フレームの後、新たなフレームが
フレームバッファ内にバッファされ、且つ情報の最も古
いフレームが取り除かれる。使用可能な別のオプション
の回路構成は第３Ｂ図の回路の変形例であって、指数的
に重み付けされた画像和を発生するものである。この構
成においては、二進回路（即ち２で割算する回路）が付
加されており、従ってフレームバッファからの古い和の
半分のみが加算器１５２によって各新たなフレームに加
算される。その結果、前のフレームから指数的に小さな
寄与を受けた画像和が得られる。

信号対ノイズ比を増加させる為に平均化が所望される殆
どの適用例において、フレーム速度における減少が許容
可能である場合には、第３Ｂ図の簡単な構造が適切であ
ることが殆どである。より高速のフレーム速度が望まれ
る場合には、第３Ｃ図の構成が典型的に最も効果的な方
法である。

再度、第２図を参照すると、初期予備処理は改善したビ
デオ画像列を発生し、それは初期予備処理段１２４の出
力１４４から中間フィルタ１７０の入力へ供給される。

中間フィルタ１７０は、主要データをぼやかす背景内の
小さな物体又は詳細によって発生されることのあるビデ
オ画像信号内の別のタイプの歪の補正を行なう為の別の
予備処理段を与えている。このタイプの歪は、大略、隔
離されている単一の画素に影響を及ぼす高周波数ノイズ
として特徴付けられる０例えば、小さなハイライトは単
一の画素を「オフスケール」即ちスケール外のものとさ
せるが、一方その周りの全ての画素は全く正常な値を読
み取る。

このタイプのノイズ問題をフィルタする方法は。

中間フィルタ動作を与えるものである。第２図に示した
実施例において、３ｘ３の中間フィルタを使用して２次
元フィルタ動作を実行し、その際に元の画素とその８個
の最も近い隣接画素はそれらの値がストアされ、類分け
したリストの中間にある画素値が元の画素を置換する為
の値として選択される。単一の通常でない値の画素は、
平均化フィルタを使用する場合よりも中間フィルタの出
力に歪を与える蓋然性は低い。従って、中間フィルタ動
作は、画像中のエツジをぼかす傾向がより少ないので、
有力なフィルタ動作技術である。別の実施例においては
、５×５の中間フィルタを使用することが可能であり、
又、一般的に、ＮＸＮの中間フィルタを使用することが
可能である。

該中間フィルタは１通常、９個の可能な値のうち５番目
の大きさの値に対応する単一の８ビットバイトを出力す
る。然し乍ら、他のタイプの統計、例えば近接最小（ｎ
ｅｉｇｈｂｏｒｈｏｏｄ　ｍｉｎｉｍｕ＋＋＋）、近接
最大、又は所望のバイアスに依存するその他の任意の値
等が特定の適用例にとって重要であることがあり、中間
フィルタはプロセサインターフェースを介して９個の可
能な値の何れか１つを出力する様にプログラム可能であ
る。

最大動作速度を与える為にパイプライン構成を使用した
適宜の中間フィルタ回路を第６図に示しである。９個の
可能な数値の中間を見出すプロセスは概念的には非常に
明白である。これらの値を単に基数類に並べ、その真中
の値が中間である。

例えば、値１−９を何等かの順番、例えば７２８３１６
５４９の順に入れると、これらら９８７６５４３２１の
順に並べ変えられ、値５が中間である。

３Ｘ３近傍に適用された場合、値は以下の如きアレイの
形態で到着する。

画像環境においては、この様なアレイは３個の連続する
ライン上の３個の連続する画素として解釈される。その
結果得られる中間、この場合には５、は中央の値の位置
における出力された新しい値である。

第２図に示した中間フィルタ１７０の場合、２個のライ
ン遅延回路１７２，１７４が並列的に使用され３Ｘ３窓
をセットアツプする。遅延ライン１７２．１７４の目的
は、遅延ラインの入力から出力へクロックパルスで測定
したデジタル信号の固定遅延を与える。必要とされる遅
延の長さは夫々の適用例によって異なり、成る適用例に
おいては、遅延要求の長さは状態毎に変化する。例えば
、ｖＳＰシステムは屡々画像の並列的な複数個のライン
を必要とすることがあるが、これらのラインは逐次的に
のみアクセスすることが可能である。

遅延ラインは局所的なライン毎の貯蔵を行なう為に使用
される。発生源が直接カメラからである場合、ラインの
長さは固定である。然し乍ら、発生源がフレームバッフ
ァからである場合、ライン長さはどの程度の画像が処理
すべき為に選択されているかということに依存して変化
することが可能である。このこと、及びその様な適用は
、長さをプログラム可能な遅延ラインを必要とする。従
って、遅延ラインはｖＳＰ制御プロセサインターフェー
スを介してプログラムすることが可能である。

更に、速度及び適合性の理由から、バイト幅のデータフ
ォーマットを使用している。図示例においては、遅延ラ
イン１７２．１７４は機能的にはＮ×１０のプログラム
可能なシフトレジスタであり、それは８ビット幅のデー
タバイト上で動作する。好適実施例においては、長さＮ
は３乃至５１２ユニット増分で可変であり、２０ＭＨｚ
のクロック速度で動作する。特定の回路構造（不図示）
においては、クロックの圧端でデータがバイト毎に入力
レジスタ内に入れられる。これは固定の単一遅延ユニッ
トを発生する。殆ど全ての７８２群の場合における如く
、８ビットを越えたデータ上の走査はスタック用サブシ
ステムによって達成することが可能である。従って、８
ビットデータの倍数を遅延ラインサブシステムを垂直に
スタックさせることによって遅延させることが可能であ
る。

Ｎを越えた遅延は遅延ラインサブシステムを水平にスタ
ックさせることによって達成することが可能である。

上述した実施例においては、装置内のデータの貯蔵は二
重ポート付きの５１２ＸＩＱスタティックＲＡＭ内で行
なわれる。これは又単一ポート付きＲＡＭの２つのアレ
イを使用して実施することが可能である。与えられたア
ドレスに対して、バイトがＲＡＭの１つの中に書き込ま
れ、−男前のフレームのデータは他方のＲＡＭから読み
出される。このピンポン配列は最大速度を与えるもので
あり、クロックサイクル当たりでＲＡＭ当たりに唯１つ
の動作のみが行なわれる。この動作の結果。

２番目の固定遅延ユニットを発生する。

次いで、適宜のＲＡＭの出力をマルチプレクス動作し且
つ出力レジスタ力にロードする。この動作の結果、３番
目の固定遅延ユニットが発生する。

これらの３つのユニットの遅延は最小遅延長さ３を画定
する。

プログラム可能性は、９ビットカウンタ内に発せされる
逐次的なアドレスの数によって決定される。「ロードア
ドレス」時間の間、９ビットワードがクロック速度でプ
ログラム可能なカウンタ内に順次ロードされる。一方、
２つの８ビットレジスタを使用することが可能である。

ロードサイクルの終りに、アドレスカウンタがアドレス
０にセットされる。次いで、遅延ラインモードの間、ア
ドレスカウンタは断続的に０から予めロードされたカウ
ントへ再度サイクルを繰り返す。

第２図に示した構成においては、各ライン遅延回路１７
２，１７４が１つの水平ラインの画素と等しい遅延を与
え、その際に中間フィルタ１７０に対して示した３個の
入力内に３個の水平なラインの画像をセットアツプする
。中間フィルタ内のレジスタ内に３個の水平ラインの画
素が並列的にクロック入力され、該フィルタは次いで３
×３窓を処理し、該窓は一度に１個の画素を移動させて
単一画素増分で移動する善意を処理する。中間フィルタ
動作の結果、単一画素列出力が得られ、それは１次いで
、図示した如く、３×３回旋（ｃｏｎｖ。

１ｙｅ）フィルタ１８０へ供給する。その結果得られる
エツジを向上させたビデオ列が回旋体１８０の出力から
、第２図に示した如く、ルックアップテーブル１９０へ
供給される。

上に説明した予備処理後に発生する爾後の処理は、この
様な画像の位置及び存在を所望の矩形として決定するこ
とが可能である。３×３の回旋体１８０の出力は１図示
した如く１画像上のヒストグラム情報を与えるべくプロ
グラムされた統計的サブシステム１９６へ供給される。

これらの統計は前述したｖＳＰ制御プロセサインターフ
ェースを介してマイクロプロセサへ供給され、且つ該プ
ロセサによって使用されて制御機能を行ない、例えばフ
ィルタ１７０又は１８０又はルックアップテーブル１９
０を制御したり又は実際の画像処理段における処理を制
御する。

ルックアップテーブル１９０の出力も直接２×２二進平
均化回路２００へ供給され、それは従来の態様で２Ｘ２
の窓を個々の画素に平均化することによって処理すべき
データ量を４分の１に減少させる。２×２平均化回路２
００からの出力二進データ列は、図示した如く、二進パ
ッカー２０５を介して適用され且つそこから直接的にフ
レームバッファ２１０へ与えられ、そこで画像が更に処
理される為にバッファされる。一方、ルックアップテー
ブル１９０及び２×２二進平均回路２００は、ルックア
ップテーブルが後続する中間調平均回路で置換させるこ
とが可能であり、それは、多−くの場合に、付加された
複雑性を犠牲として一層正確な出力を与える。

画像データはフレームバッファ２１０から読み取られ、
一連のｖｓｐ相関器２１２乃至２１８の入力へ与えられ
、且つ、図示した如く、フレームバッファ２２０の入力
へ与えられる。フレームバッファ２１０の出力も一連の
ライン遅延回路２２３．２２５，２２７へ供給され、該
回路は各爾後のｖＳＰ相関器へ画像データ列を与え、そ
れは１つの完全な水平画素ラインだけ遅延される。この
並列構造は高速のパターン認識能力を与える為に利用さ
れる。

動作において、画像フレームバッファ２１０は画像を送
りだし、そ九は図示した如く、ライン遅延回路２２３，
２２５．２２７へ供給される。該ライン遅延回路は各々
１つの水平ライン毎に遅延し、従って３本のラインがフ
レームバッファ２１０から読み出された後に、最初のラ
インがｖＳＰ相関器２１２へ供給さ九始める。この様に
１画像上で相関は並列的に４口実行され、各画像は１本
の水平ラインだけ垂直にオフセットされる。全てのｖＳ
Ｐ相関器が画像データを供給されると、マスクパターン
データが同時的に各々へ供給され。

従って相関は並列的に進行する。この様にして。

任意数の相関器を使用することが可能である。二進相関
は従来公知である。

図示例において、パターンフレームバッファ２２０内に
二進マスクを位置させており５本プロセサは候補画像内
のマスクの第１の可能な位置を決定し１次いで連続する
パターン及び画像データアドレスを発生する。データは
比較され且つ総計され、この場合８個の逐次的な水平マ
スク位置が並列的に総計される６各ｖＳＰ相関器はマス
クを介して一度完全に走行する０次いで、■ＳＰ相関器
は現在のマスク位置に関してマイクロプロセサへ全ての
８個の総計結果を報告することが可能であるか、又はこ
れらの８個の結果を前に相関器によって見い出された２
つの最良の整合と比較し、必要に応じてこれらの２つの
最良の整合値をアップデートする。本プロセサはこれら
の内の最良のものを保持し、且つマスク位置を次の８個
のマスク位置の可能な組へインクリメントさせる。この
プロセスは、全ての可能なマスク位置をチェックする迄
継続し、その点でマイクロプロセサは最良の整合位置及
び値を持つ０図示例においては、複数個の相関器が並列
的に使用されており、従って画像内の複数個の位置を一
度に整合させることが可能である。

ｖＳＰ相関器が二進データを処理する様に構成されてい
る場合でも、各々が異なった（２．の指数）重みを持っ
ている複数個の二進画像面としてマスク及び画像を表現
することによって中間調相関及びその他の操作を実施す
ることが可能である。ＶＳＰ相関器サブシステムには総
計する前の入力されるデータに一般的に二進ＡＬＵ操作
を行なうと共に、部分的な総計結果にシフト及び否定機
能を行なう付加的な能力を設けることが可能である。

第２図のシステムの例示的な適用として、ｖＳＰ相関器
２１２乃至２１８で構成されているＶＳＰ相関器システ
ム（方式）は、最小寸法（好適実施例においては、全て
の可能な配向角度に対して１個部上に少なくとも１１個
の画素）を持った矩形角部の予めストアした画像で予め
プログラムされている。この技術は矩形を検知する為に
寸法と独立的であるという利点を持っている。角部が検
知されると、マイクロプロセサがそれらを類分けして所
望の矩形を形成する為に整合する４つを見つけ出す、各
可能な角度に対して、マイクロプロセサはその角度で画
像内に全ての可能な合理的に大きな角部を見つけ出し、
それらを角度で類分けしたパケット内に位置させ１次い
で類分けしておなしものを取り除く、特定の角部が矩形
の一部である為には、この角部に隣接する２つの角部が
該角部の９０°の側部で定義される２本の線の上に現れ
ねばならない。従って、各角部に対して１本システムは
適合性のある角度における角部に対するこれらの線に沿
って探索を行なう。何も発見されなかった場合には、こ
の角部は捨てられ、２つの正しい角部が発見された場合
には、矩形は多分探索され且つ本システムは４番目の角
部を探索する。このプロセスを介して全ての角部を走行
した後に、可能な矩形のリストを形成する。これらの可
能な矩形は処理されて、所望の矩形に対する適切な幅対
高さ比を持つものであるか否かを決定し。

且つ更に処理されてこれらの角部によって決定されるエ
ツジを追従すること・によって該対象が矩形の様に見え
るか否かを決定する。必要に応じ、所望の矩形を識別す
る為にその他のテストを本プロセサによって実行するこ
とも可能である。かなりはじの方の角部の候補迄考慮の
対象とする必要がある場合もある８強度重みが各角部に
付けられており、各可能性のある矩形が発見されると、
全重さがあまりにも低い角部を持ったものは捨てられる
。適宜のプログラミングによって、第２図のシステムは
多数のその他のビデオ処理作業を行なうことが可能であ
る。

ｖＳＰ相関器回路に加えて、フレームバッファ２１０の
出力も又、第２図に示した如く、プロブ（ｂｌｏｂ）解
析回路２２１へ直接供給される。

プロブ乃至は連結性解析は、画像内の異なった領域を正
確にラベル付けすることを行なう爾後の画像に関する意
思決定及び理解にとって必要な必須要件である。例えば
、単一の光孔を包含する全黒画像は２個の領域を有する
画像である。本ビデオ列処理方式乃至はシステムは、例
えば、その孔の位置及び面積を証明することが要求され
ることがある。その作業を行なう為に、本システムは先
ず何が孔であって且つ何が孔でないかを決定せねばなら
ない。

再度第２図を参照すると、フレームバッファ２１０の出
力に接続して二次プロセサインターフェース２７０の例
が設けられており、それはフレームバッファ２１０から
の二進画像データを画像処理方式とは別体の二次制御プ
ロセサへ供給することを可能とする。該二次プロセサは
、更に信号処理を行なうか又は意思決定に画像処理能力
を使用する全体的なシステムにおける制御決定の為に、
フレームバッファ２１０からのデータ及びマイクロプロ
セサ１３０からの供給される情報を使用することが可能
である。例えば、この二次プロセサは、パターン認識を
使用する自動化した製造システム内の制御コンピュータ
とすることが可能である。

次に、第４Ａ図を参照すると、フレームバッファコント
ローラ（ＦＢＣ）の内部の詳細が示されている。このＦ
ＢＣはＤＲＡＭと関連して使用されて、前述したフレー
ムバッファを形成する。ビデオ入力インターフェースチ
ャンネル４１０はプログラム可能で双方向性であり、Ｄ
ＲＡＭへ又そこから７５２列を入出力させることが可能
である。

ｖＳＰビデオ出力インターフェースチャンネル４２０は
出力のみ行なえる。ＤＲＡＭコントローラインターフェ
ース４３０は、制御、アドレス、データ信号の様な双方
向性インターフェースをＤＲＡＭ４５０に与え、そこで
データ画素は実際にストアされる。プロセサインターフ
ェース４４０は双方向性インターフェースに外部プロセ
サを与える。

これらの４つのインターフェースチャンネルの各々はそ
れと関連する特定のコントローラを持っている。マイク
ロプロセサインターフェース４４０は、マイクロプロセ
サインターフェース制御部４４１を持っており、出力チ
ャンネルは出力チャンネルコントローラ４２１，４１２
を持っており。

入力チャンネルは入出力コントローラ４４１．４１２を
持っており、且つＤＲＡＭインターフェース４３０は、
ＤＲＡＭ４５０と通信する為のリフレッシュ制御を包含
するＤＲＡＭコントローラを持っている。

該チャンネルの内部の詳細は、それらが通信するその他
のインターフェースチャンネルへのインターフェースを
有している。入力及び出力チャンネルは、ＤＲＡＭコン
トローラへのデータ及びアドレス通信ラインを持ってお
り、入力及び出力力チャンネルもマイクロプロセサコン
トローラとインターフェースする。更に、これらの入力
及び出力チャンネルの各々の中には多数のレジスタが設
けられている。データの窓を逐次的なアドレスでＤＲＡ
Ｍ４５０内にストアさせると共に逐次的なアドレスから
出力させる為に、ＤＲＡＭコントローラ４３０を介して
ＤＲＡＭ４５０へのアドレスの逐次性を制御する多数の
レジスタがある。各チャンネルは、この制御の逐次性即
ちシーケンス動作を助ける為に制御シーケンサ４１１．
４２１を持っている。出力チャンネルは又ＣＲＴコント
ローラ部４２２を持っており°、それはｖＳＰハンドシ
ェイクを、例えばＮＴＳＣやＰＡＬ等のビデオスタンダ
ード即ち標準と適合性がある様に変化させることを可能
とする。ＣＲＴコントローラは。

垂直及び水平ブランキング信号においてこれらの標準の
何れかを提供する。

ビデオ入力チャンネル４１０内に、カメラ捕獲論理４１
２がある。ビデオ入力チャンネルレジスタ４１４の幾つ
かをプログラムすることによって、ＦＢＣはビデオ入力
インターフェースを介して非標準入力（即ち、非ｖＳＰ
プロトコル）を受け付けることが可能である。ブランキ
ング情報は、入力データの周りの無情報のエキストラな
境界を与える。更に、ＣＲＴから直接くる信号、即ちス
トリップされ且つハンドシェイク信号に変換されねばな
らない同期信号、をｍｖｔｔする為にＦＢＣの外側に他
の回路がある場合がある。

入力モードにおけるビデオ入力チャンネルの機能は、画
素データを受け取り、且つそれをＤＲＡＭ４５０内に貯
蔵する為のアドレス信号を付けてＤＲＡＭコントローラ
４３０へ送る。複数個のレジスタ４１４があり、その全
てはマイクロプロセサ４４０を介してマイクロプロセサ
によって予めロードさせておくことが可能である。マイ
クロプロセサはビデオ入力チャンネルが行なっている何
か他のことを差し変えさせてそれをリセットすることが
可能である。レジスタ４１４の多くは複数バイトレジス
タであって、レジスタの各バイトを別箇にアドレスする
ものと対比して、ビデオ入力レジスタ内に引き続くバイ
トをステップロードする為の種々のモードがある。これ
らのレジスタは、データ、制御、モードステータスビッ
ト、アドレス、インタラブドステータス、ポインタをス
トアする為のものである。

マイクロプロセサインターフェースチャンネル４４０は
双方向性のビデオ入力及び出力チャンネルにインターフ
ェースする。全てのレジスタ４１４及び４２４はマイク
ロプロセサによって又は入力又は出力チャンネルの１つ
における制御シーケンサを介してセットアツプされる０
画像処理のシーケンス動作を簡単化する為に、レジスタ
４１４及び４２４の多くはシャドウ値レジスタ及び作業
コピー値レジスタを持っている。本マイクロプロセサは
成るレジスタのコピーをシャドウ値レジスタ、即ち次の
フレームの処理の間に使用されるべきレジスタ、に書き
込む、マイクロプロセサは、適宜のレジスタ内の次のフ
レームに対しての制御情報をロードする為に現在のフレ
ームの処理に必要な時間を持っている。現在のフレーム
の完了と共に、チャンネルはシャドウレジスタ内の制御
情報を作業レジスタ内に転送し、次いでこれらの新たな
制御値で作業すべく進行する。マイクロプロセサは作業
レジスタに直接アクセスすることは出来ない。このこと
は、マイクロプロセサのみならず入出力チャンネルに対
してクロックの独立性を可能とする為の非同期クロック
動作を実施する上で重要である。

以下の説明は、Ｘ及びＸカウンタレジスタの主要機能の
説明である。Ｘ及びＸカウンタレジスタは相対的な窓ア
ドレスを派生させる、即ち発生させる。これらのアドレ
スはバス４３１上をアドレス情報としてＤＲＡＭコント
ローラ４３０へ送られる０本マイクロプロセサ（不図示
）によってプログラムされて適宜の時間にチャンネルを
開始させることはビデオ入力チャンネル４１０内のコン
トローラシーケンサ４１１の責任である。

制御シーケンサ４１１は、ビデオ入力チャンネルのレジ
スタ内にロードされる制御情報の内容に応じて応答する
。本マイクロプロセサはビデオ入力制御シーケンサ４１
１の命令の下でビデオ入力チャンネル４１０を開始させ
ることが可能である。

マイクロプロセサインターフェース４４０は、入力チャ
ンネル４１０がスタートした時にそれを介して本マイク
ロプロセサが制御することの可能なビデオ入力チャンネ
ルのレジスタ４１４を介して。

ビデオ入力制御シーケンサ４１１へ相互接続する。

取り分け、本入力チャンネルは各連続的なフレームの開
始時に連続的にスタートするべく指示されることが可能
である。このことは、入力チャンネルの開始時を制御す
る為にマイクロプロセサからの何等かの別の制御情報に
対する必要性を取り除いている。制御シーケンサ４１０
はＸ及びＸカウンタに適宜の初期値でロードさせ、且つ
レジスタ４１４の残りをロードしてスタートさせる１次
いで、入力チャンネルは適宜の同期信号がｖｓＰ制御バ
ス２２′上に現れるのを待つ、フレーム同期信号ＶＳＹ
ＮＣの有効開始部がバス２２′上に現れると、Ｘ及びｙ
アドレスカウンタは計数を開始し。

その際にアドレスを発生してそのアドレスはバス４３１
上をＤＲＡＭコントローラ４３０へ送られる。同時に、
入力チャンネル４１０は、ＤＲＡＭ内へストアされる途
中で一時的にＤＲＡＭコントローラ４３０内に入力画素
データをラッチさせる。

ＤＲＡＭコントローラ４３０は、ＤＲＡＭメモリ４５０
とＩ１０操作を行なう前に数個の画素値をバッファする
ことが可能でなければならない。

ラスク走査がラインの端部に到達すると、このことは、
ラインの端部に到達したことを表すカウントにＸカウン
タが到達したことによって表される。この機能を実施す
る異なった方法がある。別のカウンタがそれ迄にどれだ
けの画素が到着したかを計数すると共に、そのカウント
を別のレジスタ内にストアされている固定のカウントと
比較することが可能である。その時に、Ｘカウンタをリ
セットさせ且つＸカウンタを次のラインに対する値にイ
ンクリメントさせることが可能である。このことは、単
一のアドレスレジスタ内に１つのラインから次のライン
へのオフセット値をストアし且つこの値をｙアドレスへ
加算することによって行なうことが可能である。制御シ
ーケンサ４１１がライン終端同期信号ＶＳＹＮＣを検知
すると、この事象シーケンスは画像収集システム２０か
らバス２２′上を介して到着する。コントローラシーケ
ンサ４１１は、そのラインに対してＤＲＡＭコントロー
ラ４３０へ画素データ及びアドレスを送り始めることが
可能である。

ライン終端と次のラインの開始との間において、バス２
２′上を未だデータが到着する場合には、制御シーケン
サ４１１は処理を強制的に停止させ且つビデオ入力チャ
ンネル４１０を非アクティブとさせる。コントローラシ
ーケンサ４１１は、画素停止ライン（不図示）を保持し
且つ信号（不図示）をＤＲＡＭコントローラ４３０へ送
って、ダイナミックＤＲＡＭ４５０をリフレッシュさせ
る。

コントローラシーケンサ４１１は信号ラインの長さを考
慮に入れ、且つどれ程のＤＲＡＭ４５０があるか、又ど
れ程の時間がラスク走査ライン間にあるかを考慮に入れ
る。このことは、ＤＲＡＭ内に有効な画素データを維持
する為に充分なリフレッシュを与える一方、電力消費及
びオーバーヘッド時間消費の理由の為に成されるリフレ
ッシュ動作の量を最小とする為に成される。

マイクロプロセサは、ＦＢＣ５００がアドレスしている
ＲＡＭ４５０内のデータ貯蔵空間の量を特定するデータ
でレジスタ４１４内の特定のレジスタをロードする。マ
イクロプロセサは、又、どのタイプのＤＲＡＭが使用さ
れているか、即ちそのタイプのＤＲＡＭに対する特性を
表すと共にクロック速度を表す情報でレジスタ４１４内
のレジスタをロードする。どの位頻繁にリフレッシュが
必要かどうかに関してコントローラシーケンサ４１１が
行なう決定はクロック速度に依存する。

上述した説明は、入力する画素データをＤＲＡＭ４５０
内にストアする為の単一方向経路として作用する入力チ
ャンネル４１０を説明している。

この動作モードに対するデータの流れを第４Ｃ図に示し
である。

情報を交換する為のｖＳＰハンドシェイク又はプロトコ
ル制御信号はコントローラシーケンサ４１１によって受
け取られる。カメラ捕獲論理４１２はカメラからのビデ
オ信号をｖＳＰ情報交換プロトコル内で使用される制御
信号へ変換する。バス２２＃上を到着する画素データは
、更にバッファ動作が行なわれるＤＲＡＭコントローラ
４３０へ送られる前にバッファ４１６内でバッファされ
る。実際、パイプラインに依存して、数個の異なったバ
ッファを設けることが可能である。バス２２′上を伝達
する為にＤＲＡＭ４５０から再度呼び出されたデータは
バッファ４１５内でバッファされる。バッファ４１５及
び４１６は、更に、マルチプレクサ（不図示）を介して
、マイクロプロセサインターフェース４４０に対するデ
ータをバッファすべく機能する１図示した如く、これら
のバッファ４１５．４１６はバス４４５を介してＤＲＡ
Ｍコントローラ４３０へ接続すると共に、バス２２′上
のｖＳＰ入出力データか又はバス３６′上のマイクロプ
ロセサ入出力データへ接続される。

この後者の接続は、マイクロプロセサコントローラ４４
１、バス４４７．インターフェース４４３を介して行な
われる。

次に、第４Ｃ図を参照すると、バス２２′上に入り且つ
ＤＲＡＭ４５０内に貯蔵される為にＤＲＡＭコントロー
ラ４３０への途中で入力チャンネルコントローラ４１０
を介して通過する画素データのデータの流れが示されて
いる。第４Ｅ図は、画素データがマイクロプロセサ（不
図示）からＤＲＡＭ４５０ＲＡＭ４５０内転送される状
態のデータの流れを例示している。この状態では、デー
タがマイクロプロセサインターフェースバス３６′上に
入り、且つ入力チャンネル４１０を介してＤＲＡＭコン
トローラ４３０へ供給され、そこからＤＲＡＭ４５０へ
供給される。プロトコロシーケンス及びアドレス発生の
多くは、画素データがバス２２′上を入力チャンネル４
１０へ到着する場合に関して前に説明したのと同じ態様
で１行なわれる。唯一の差異は、マイクロプロセサによ
って発生されるライン終端又はフレーム終端同期信号が
存在しないことである。寧ろ、マイクロプロセサはＦＢ
Ｃ及びＤＲＡＭによって取り扱われることの可能な与え
られた寸法へ転送される画素データの量を制限し、且つ
ブロック全体が送られる迄転送は進行する。

入力チャンネルは一度に１つの入力バスからしかデータ
を受け取れないので、画素データを受け取る為に′ＦＢ
Ｃは任意の時間に前述したモードの１つのみで動作する
ことが可能である。

第４Ｄ図に示した如く、ＦＢ（：ＶＳＰビデオ入力チャ
ンネル４１０を出力の為に使用することが可能である。

制御及びプロトコル信号は、第４ｃ図の入力モードに関
して前に説明したのと基本的に同じ態様で制御シーケン
サ４１１内において未だに発生されている。差異は、Ｄ
ＲＡＭ４５０へ画素データを書き込む代りにＦＢＣはＤ
ＲＡＭ４５０から画素データを読み取っている点である
。

即ち、入力チャンネル４１０内の同一のレジスタ４１４
及びカウンタが使用され１、且つこれらは基本的に同じ
態様で機能する。明らかに、入力及び出力の為に同一の
レジスタ及びカウンタを使用しているので、ビデオ入力
チャンネル４１０を介して成る時間において入力のみ又
は出力のみを行なうことが可能である。入力チャンネル
４１０からのデータ出力の場合、ＤＲＡＭ４５０から来
るデータはＤＲＡＭコントローラ４３０及びビデオ入力
チャンネル４１０を介してバス２２′上を転送される。

ＦＢＣは現在受信するのではなくバス２２′上で転送し
ているので、この動作モードにおいてはハンドシェイク
又はプロトコル信号は異なっている。制御信号ラインは
、入力モードの場合。

入力ラインであるが、現在出力ラインとなり、ビデオ入
力チャンネル４１０内の双方向ライントライバ（不図示
）によって駆動される。

同様に、第４Ｆ図に示した如く、ＤＲＡＭ４５０からの
画素データは、ビデオ入力チャンネル４１０を介して出
力される代りにマイクロプロセサインターフェースチャ
ンネル４４１を介して出力させることが可能である。そ
の他の全ての態様においては、動作はビデオ入力チャン
ネル４１０の出力モードに関して上述したものと略同−
である・主な違いは、出力データは未だビデオ入力チャ
ンネル４１０を介してバッファされるが、バス２２′上
を転送する為にｖＳＰビデオ入力ポート４１９内にラッ
チされる代りに、それはバス３６′上を転送する為にマ
イクロプロセサインターフェースポート４４１内にラッ
チされる。ビデオ入力チャンネル４１０からの画素保持
信号を機能的におきかえる２つの単一方向信号がある。

一方の信号（不図示）はマイクロプロセサインターフェ
ース４４０から入力チャンネル４１０へのもので入力チ
ャンネル４１０からマイクロプロセサインターフェース
チャンネル４４０への出力を凍結させる。

他方の信号（不図示）はビデオ入力チャンネル４１０か
らマイクロプロセサインターフェース４４０へのもので
、入力チャンネルからマイクロプロセサインターフェー
スチャンネル４４０への出力データがレディーでないこ
とを表す。マイクロプロセサは、「ノットレディー（ｎ
ｏｔ　ｒｅａｄｙ）Ｊ信号又はマイクロプロセサがデー
タの次のバイトを要求しなかったことを表す画素保持信
号（不図示）をアサートすることによってＦＢＣからマ
イクロプロセサへのデータ出力を停止させることが可能
である。

第４Ｃ図乃至第４Ｆ図に図示した４つの動作モードのど
れを選択するかということは、マイクロプロセサ４４０
を介してのマイクロプロセサの制御の下で行なわれる。

このことは、所望のモードを表すレジスタ４１４の１つ
の中に特定したコードをロードすることによって行なわ
れる０次いで。

コントロールシーケンサ４１１がこのコードを読み取り
その表さ九たモードで動作すべくセットアツプする。こ
のコードは構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）レジス
タ内にストアされ、それは、制御レジスタと共に、ＦＢ
Ｃの動作モードを決めるデータをストアする。

第４Ｃ図および第４Ｄ図に図示した動作モードにおいて
、入力チャンネル４１０はｖＳＰ入力チャンネル４１０
を介して画素データにＩ１０動作を行なうのに忙しく、
従ってマイクロプロセサはＤＲＡＭ４５０内の画素デー
タへアクセスすることが妨げられている。然し乍ら、マ
イクロプロセサは完全にＤＲＡＭ４５０からロックアウ
トされているわけではなく、入力チャンネル４１０によ
ってＩ１０動作をインタラブドしたり、又入力チャンネ
ルを介してマイクロプロセサ自身が画素データにＩ１０
動作を行なう動作モードへ変えたりすることが可能であ
る。然し乍ら、この様な入力チャンネルＩ１０動作の間
に、マイクロプロセサは入力チャンネル４１０内のステ
ータスレジスタ（不図示）を読むことが可能である。即
ち、マイクロプロセサはステータス情報をチェックする
ことが可能であり、且つビデオ入力チャンネル４１０が
入力又は出力動作を行なっている間に次の制御データを
シャドウレジスタ内に書き込むことが可能である。

出力チャンネル４２０の動作中のデータの流れを第４Ｇ
図に示しである。この動作は、第４Ｄ図に示した如き出
力チャンネルとして機能している入力チャンネル４１０
の動作に非常に類似している。即ち、ＤＲＡＭ４５０に
よって行なわれる読取動作に対するアドレスは、アドレ
ス上のＤＲＡＭ及び制御バス４５１へ供給する為にバス
４３３を介してＤＲＡＭコントローラ４３０へ供給され
る。帰還された画素データは、ＤＲＡＭコントローラ４
３０によってデータバス４５３を介してバス４３５を介
し出力チャンネル４２０へ送られる。

この場合も、入力チャンネルの場合の如く、出力チャン
ネル４２０は、レジスタ群４２４内のその構成及び制御
レジスタをマイクロプロセサからの構成及び制御データ
でロードしている。レジスタ４２４のロード中又はマイ
クロプロセサによる読取中のデータの流れを第４Ｈ図に
示しである。

出力チャンネル４２０が動作を開始すると、出力制御シ
ーケンサ４２１がカウンタ内に最初のＸ及びＸアドレス
カウントをロードし、その情報をアドレスバス４３３を
介してＤＲＡＭコントローラ４３０へ送る。次いで、Ｄ
ＲＡＭコントローラ４３０は最初のＸ及びＸアドレスに
おける画素データを読み取り且つそれをバス４３５を介
して出力チャンネル４２〇へ送る。データはそれがバス
４２９上を送り出されるのを待っている間、バッファ４
２５内に一時的にストアされる。

情報交換の為のｖＳＰハンドシェイク又はプロトコルの
規則の下で任意の時間に、出力チャンネル４２０から画
素データを受け取っている任意のｖＳＰサブシステムは
、画素有効信号を高状態に保持することによって画素保
持を行なわせることが可能である。このことは、ｖＳＰ
サブシステムが画素保持を解放する迄チャンネル４２０
からのデータ出力を停止させ、それがもっとデータを受
け取る用意があることを表す、出力チャンネル制御シー
ケンサ４２１は、画素保持が解放される迄画素データの
出力チャンネ°ル４２０による転送を一時的に凍結させ
ることによって画素保持に応答する。入力又は出力の何
れの場合にも、画素保持によってデータ損失が発生する
ことはない。

ＤＲＡＭコントローラ４３０はリフレッシュをモニタし
、データの個性を維持することが必要な場合には、デー
タ損失又は同期損失を発生すること無しに、ライン走査
の間任意の点でリフレッシユヲ行なう、ｖｓｐプロトコ
ルは、データ列転送における停止は現在の画素ではなく
次の画素から開始する様に定義されている。このことは
、著しくパイプライン動作を簡単化し且つデータの損失
を防止する。

出力チャンネル制御レジスタ４２４はライン終アドレス
限界を持っており、それに到達すると、ＤＲＡＭコント
ローラ４３０はリフレッシュモードとされる。この限界
に到達すると、信号は出力バス４２９に接続されている
全てのｖＳＰサブシステム又は処理要素へ送られ、それ
はその特定のラインへはそれ以上のデータが送られない
ことを表す、出力チャンネル４２０はバス４２３内のＶ
ＳＰ制御ラインを制御し且つそれらを適宜駆動して情報
交換プロトコルを実施する。

ライン終端に到達すると、出力チャンネル４２０はｙカ
ウンタをインクリメントして次のラインに対する開始ア
ドレスを発生し、次いでレジスタ４２４からの新しいＸ
アドレスをＤＲＡＭコントローラ４３０内にロードする
０次いで、ＤＲＡＭコントローラはこの新しいＸアドレ
スにおける次のラインの画素データに対して読取動作を
開始する。ラインの終端毎にリセットされるＸアドレス
カウンタからＸアドレスが派生される。

これらの読取動作は、フレーム内の最後のラインの終端
に到達する迄継続する。その時点において、Ｘ及びＸア
ドレスはフレーム終端に到達したことを表し、且つ出力
コントローラシーケンサはフレーム終端同期信号を発生
しバス４２３上を送る。出力チャンネル４２０は各フレ
ームの終端において、バス３６′　（不図示）上をマイ
クロプロセサへのインタラブド信号をアサートすべくプ
ログラムさせることが可能である。同じことが入力チャ
ンネル４１０に付いても言え、それは各フレームの終端
においてマイクロプロセサをインタラブドさせることが
可能である。これらのチャンネルは、又、各ラインの終
端においてインタラブドを発生する様にさせることも可
能である。

これらのインタラブドはマスカブル即ちマスク可能であ
る。ＦＢＣの動作はマイクロプロセサからの制御情報に
よって以下の如く動作する様にプログラムさせることが
可能である。即ち、フレーム終端の事象が発生すると、
出力チャンネル４２０は、前のフレームの処理中にマイ
クロプロセサによってロードされて、レジスタ群４２４
内のシャドウレジスタから次のフレーム制御データを取
り、且つその制御データを作業レジスタ内にロードして
処理を進行する。フレーム終端におけるマイクロプロセ
サへのインタラブドは、現在のフレームが処理され且つ
シャドウレジスタの内容が作業レジスタ内にロードされ
て処理が継続していることをシグナルする。このインタ
ラブドは、又、次のフレームに対する制御データをシャ
ドウレジスタ内にロードする時期であることマイクロプ
ロセサにシグナルする。フレーム終端が発生した時にマ
イクロプロセサが制御情報のシャドウレジスタ内へのロ
ードを完了していなかった場合、出力チャンネル４２０
へ送られる制御信号がある。この信号は、マイクロプロ
セサがシャドウレジスタのロード動作を完了する迄、出
力チャンネルがシャドウレジスタの内容を直ぐに作業レ
ジスタ内にロードすべきではないことを表す。類推とし
て、入力チャンネル４１０に対して同じインタラブド及
び転送プロトコルが存在する。好適実施例において、Ｆ
ＢＣ５００は単一のＶＬＳＩ集積回路である。

フレームバッファ内においてグラフィック及び画像処理
上行なわれねばならない基本的な動作の１つは、メモリ
に対して２つのポートを設けることである。このことは
それ程基本的なことであるから、成る製造業者の場合、
ＲＡＭチップ自身をデュアルポート構成として２つのポ
ートを設けるという比較的高価となる一端なことまで行
なっている。ＦＢＣ５００は、標準のＤＲＡＭと関連し
て同一の機能を行なう。

ＦＢＣは、非常に高い処理量及び性能の場合。

ニブル（ｎｉｂｂｌｅ）モードを使用してＤＲＡＭを直
接制御する。第４Ｂ図を参照すると、全てのＤＲＡＭサ
イクル上で二重画素幅アクセス用の構成が示されている
。従って、４サイクルニブルモードアクセスは、サイク
ル毎にコントローラ４３０を介して８ビット情報を転送
する。全ての外部メモリサイクルは、入力チャンネル４
１０か又は出力チャンネル４２０の何れかの専用となっ
ている。好適には、各メモリサイクルが最初に入力チャ
ンネルへ次いで出力チャンネルへの交互に専用付けがさ
れていてインターリーブ動作を行ない且つ入力チャンネ
ル４１０と出力チャンネル４２０との間の競合を回避す
る構成とする。充分なメモリとバスのバンド幅とがあり
、従って両方のチャンネルは制限無く全速で動作してＩ
１０動作を行なうことが可能である。メモリインターフ
ェースは１６ビット幅であるが、各チャンネル４１０及
び４２０に対して８ビット／サイクルでアクセスが行な
われるので遅れは無い。一方、出力チャンネルがバス４
２９上をフルスピードでデータを転送する間に、マイク
ロプロセサはその８ビットインターフエース４４０を介
してフルスピードでＤＲＡＭの読み書きを行なうことが
可能である。

ビデオデータをＣＲＴへ出力する場合、ＤＲＡＭ４５０
を用いて他のインターフェースチャンネルによって他の
Ｉ１０動作が実行されている場合であっても、ＣＲＴへ
のビデオデータ列を中断されないままに維持することが
重要である。ＤＲＡＭと他のインターフェースとの間で
Ｉ１０動作を行なう為にフライバック時間の間のブラン
キング期間を待つことは常に可能ではないから、この問
題を緩和する為にデュアルポート構成とすることは重要
である。従来の単一ポート構成のＤＲＡＭをＦＢＣと共
に使用することが可能であり、且つ画素データのワード
長さに比較して二重幅のＤＲＡＭポートの上述した技術
によって、棚から取り出した様な標準のＲＡＭを使用し
て効果的なデユアアルポート動作を達成することが可能
である。

これは、ＣＲＴ連続性のデータ問題を解決し、且つ両方
の入力及び出力チャンネルが制限無しで継続的に動作を
行ない且つ二重ポート構成の゛ＲＡＭチップを使用した
場合よりも著しく低コストで動作させることを可能とす
る。即ち、１６ビットワ−ド長さのＲＡＭを使用し且つ
ＲＡＭをニブルモードでアクセスすることによって、実
行的ナヂュアルポートがＦＢＣによって達成される。

ＲＡＭのデュアルポート動作に加えて、ＦＢＣは又ＣＲ
Ｔ制御、シーケンス制御、及び窓（ウィンド）制御を提
供する。ニブルモード及びインターリーブ動作を使用す
る為に払わねばならない唯一の犠牲は、最初のＤＲＡＭ
アクセスにおいて待ち時間があるということであり、即
ち他のチャンンネルに対するメモリサイクルが完了する
一方、ＤＲＡＭ４５０へのアクセスを得る上で多少の初
期遅れがある場合がある。然し乍ら、ｖＳＰシステム全
体に渡ってサブシステムを処理する上でパイプラインア
ーキテクチャ−のかなりの使用が用いられるので、この
種の小さな遅れは問題では無い。この待ち時間概念を例
示する為に、マイクロプロセサは屡々ＲＡＭにアクセス
して単一の画素の読み書きを行なう、最悪の待ち時間は
、所望の情報をアクセスすることが可能である為の８ク
ロツクサイクルの遅れである。これは好適実施例におい
ては８００ナノ秒である。より高い処理能力のＲＡＭを
ＦＢＣへ接続すると、この遅れを減少させることが可能
である・一般的に、この最悪の場合が発生することはな
い。何故ならば、多（の適用例において、マイクロプロ
セサがより高い速度でＤＲＡＭ内のデータの一部を転出
させてそれ自身のメモリチャンネル及びスクラッチパッ
ドメモリを介してそれを処理するからである。この場合
、待ち時間は問題ではない。

グラフィックの適用例では、画素上に読取マスク及び書
込マスクを使用することが望ましいことが多い０画素を
受け入れたり又は画素を送り出したりする場合、１つ又
はそれ以上の画素内の成るビットをゼロとさせて消去°
することが望ましい場合がある。このことはＦＢＣ内の
書込マスク又は読取マスクを介して実施することが可能
である。

一方、これはルックアップテーブルを介して外部的に容
易に実施することが可能である。従って。

本システムは画素データの成る帯域を選択的に無視する
ことが可能である。これはコンピュータ利用設計（ｃＡ
Ｄ）適用例において異なった層を示したり、複数個のデ
ータ源をｌｌ察したり、スクリーン上へ付加的な情報ま
たは画像をマルチプレクス動作させるのに極めて有用で
ある。この技術を使用して１本システムはその間にある
他の層を乱すこと無しにスクリーン上に異なった層の適
用を書き込むことが可能である。これはＣＡＤにおいて
非常に有用である。

ビンの制限があるので、好適実施例においては。

一度に２個の画素の一方又は両方に選択的に書込を行な
うことを可能とする、ＤＲＡＭインターフェース４３０
からの２つの書込ストローブがあるだけである。２個の
画素が一度に書き込まれるので、個々の画素へのアクセ
スを可能とする為に各メモリバンクは別箇に制御可能で
あるべきである。

ＤＲＡＭ内にストアされている画素データの窓内の単一
ビットへのアクセスを可能とする為にマスクが設けられ
ており、ＦＢＣによって画定される境界内の成るビット
のみを選択的に書き込む、一方、このビットマスクはマ
イクロプロセサによって書き込まれる単一の外部ラッチ
を介して付加することが可能である。然し乍ら、読取マ
スクは何等付加的なピンを必要とすることはなく、且つ
データがＦＢＣから出力される前にＦＢＣ内で達成する
ことが可能である。

ＦＢＣは、レジスタ群４１４又は４２４内のズーム制御
レジスタをロードすることを介して、ズーム機能を実施
する為に自動的に画素データを模写する能力を持ってい
る。即ち、メモリ４５０内にストアされている個々の画
素データは模写されるか又は拡大されてディスプレイ上
の多くの物理的画素を充填する。これは、こみあってい
る画像をもっとはっきりと見ようとする場合の多くの適
用例において極めて有用である。ズームした解像度で生
のデジタル化したデータを実際に観察する場合に特に有
用である。

出力チャンネル４２０の制御シーケンサ４２１の制御の
下でそのバッファ４２５からの画素データを読み取るこ
とによってＦＢＣ５００によってズーム出力を実施する
。該コントａ−ラシーケンサは、所望のズームに関する
命令を得る為に、ズームレジスタからマイクロプロセサ
によってロードされたズームデータを読み取る。ズーム
データは、ズームを達成する為に、次の画素データをバ
ッファ４２５内にロードする前に何度各画素を摸写し且
つそれをバッファ４２５から出力するかということを制
御シーケンサ４２１へ特定する。

このズーム機能は任意の整数倍の画素模写及び独立的な
Ｘ及びｙズーム機能を可能とする０図示例においては、
Ｘズームの場合、画素は１，２゜４．８．、、、から最
大２５６倍迄送り出すことが可能である。ｙズームの場
合、それはＸズームとは独立的であり、本システムはラ
イン全体を再送する。

同一の機能を得る為の別の方法がある６時折、前進する
前に、同じラインを数回処理することが必要な場合があ
る。この処理を制御する為にライン終端プロトコルが設
けられている。これを行なう為に、ライン終端信号がＦ
ＢＣへ供給して戻され、ｙアドレスカウンタをインクリ
メントすること乃至同じラインの出力を繰り返す様にＦ
ＢＣにシグナルしてＤＲＡＭ４５０からの次のラインの
画素データの検索を行なわせる。次いで、ＦＢＣはリフ
レッシュモードになり、次いで同じラインを再送する。

ビデオ入力チャンネル４１０とビデオ出力チャンネル４
２０の両方に対して、夫々のコントローラシーケンサ４
１１及び４２０は夫々のチャンネル内の全てのその他の
ブロックへ相互接続する。

図示例においては、ＣＲＴ制御４２２の幾つかはビデオ
出力チャンネルコントローラシーケンサ４２１内に組み
込まれる。

図示例においては、フレームバッファコントローラはビ
デオ列処理環境で動作し、最大画素当たり８ビットでデ
ジタル化したビデオ情報を取り扱う。ＦＢＣの基本的な
機能は以下のものを包含している。

（１）　　カメラの如き成るビデオ源からの画像（フレ
ーム）入力 （２）最大８ＫＸ８ＫＸ８ビット画素バッファ（外部Ｄ
ＲＡＭ）内にフレームをストア（３）　　フレームバッ
ファ内の画素へのマイクロプロセサのアクセスを許可 （４）成るビデオ目的地（デスティネーション）へのフ
レーム又は一部（窓）を出力 （５）特別の場合のＣＲＴモード：　ＣＲＴフォーマッ
トでフレームを直接ＣＲＴへ出力（６）外部ＤＲＡＭの
リフレッシュを維持ビデオ出力インターフェースは、Ｃ
ＲＴの如き任意のビデオ目的地乃至はデスティネーショ
ン又はその他のｖＳＰサブシステムの入力へ接続させる
ことが可能である。メモリインターフェースは直接６４
Ｋ又は２５６にダイナミックＲＡＭ　にプルモード能力
付き）又はメモリシステムにプルモード能力付き）へ接
続させることが可能である。

マイクロプロセサインターフェースは、ナショナルセミ
コンダクタ社からの１６０００フアミリー又はモトロー
ラ社からの６８０００フアミリーの如き任意の最新のマ
イクロプロセサへ接続するのに適している。ＦＢＣは完
全にプログラム可能であり、デジタル画像メモリサブシ
ステムに必要とされる機能及び特徴を提供する。好適実
施例において、ＦＢＣは又スキャンテストが可能である
。

第４Ａ図及び第４Ｂ図に図示した如く、外部ダイナミッ
クＲＡＭと接続されているＦＢＣは以下の特徴を与える
ことが可能である。

（１）１つの大きな画像又は幾つかの小さな画像として
使用可能な最大８ＫＸ８ＫＸ８ビットの画素データ貯蔵 （２）単一のＦＢＣで動作している場合に最大１０ＭＨ
ｚのビデオ画素速度 （３）２つのＦＢＣをタンデムモードで使用した場合に
最大２０ＭＨｚのビデオ画素速度（４）非同期インター
フェース、即ち画素久方速度は画素出力速度と整合させ
る必要が無い（５）入力及び出力に対して、ビデオフレ
ームは２つのインターレースしたフィールドを持つこと
が可能 （６）水平及び垂直同期パルス遅れ及び幅に関してビデ
オ出力同期信号はプログラム可能（７）マイクロプロセ
サインターフェースはフレームバッファメモリへの直接
メモリアクセスを包含 （８）画素は８ビット又は８ビットの倍数とすることが
可能−後者の場合、同期的に動作する様にＦＢＣを同期
させ且つプロトコルを定義する制御信号を一体的に結合
させることによって一二の並列アーキテクチャ−は単独
又は第４Ｂ図に示したタンデム動作モードに加えて行な
うことが可能である。

ＦＢＣはパックされているか又はアンパックされている
二進画素データで動作することが可能であり、中間調動
作及びビットマツプグラフィック出力装置との適合性を
与えている。パックされた二進画素データは、１ビット
毎の８個の二進画素を単一の８ビットバイトｖＳＰデー
タ内にパックすることである。

ＦＢＣビデオ入力及び出力ポートは非標準ビデオデータ
列を処理することが可能である。ｖｓｐ入力チャンネル
は同期を剥離してアナログ・デジタル変換器からの出力
を受けることが可能であり、従ってＦＢＣはビデオ入力
データを受け入れ且つバッファする為の第ルベルの変換
装置として機能することが可能である。ｖＳＰ入力チャ
ンネルは又双方向ポートとして機能することが可能であ
り、ビデオデータの入力又は出力を与える。ｖＳＰ出力
チャンネルは適宜の情報交換プロトコルと共に別のｖＳ
Ｐサブシステムへデータを転送することが可能であり、
又ハンドシェイク信号の２つを水平及び垂直同期用の同
期信号として使用してビデオデータを直接ＣＲＴへ転送
することが可能である。

ｖＳＰ入力チャンネルはＲＡＭ内にビデオデータをスト
ア出来るだけであ“る、ビデオデータはＶＳＰ出力チャ
ンネル又はそれが出力ポートとして機能している場合に
はｖＳＰ入力チャンネルを介して出力させることが可能
で、又マイクロプロセサインターフェースを介してマイ
クロプロセサへ転送することが可能である。更に、ＦＢ
Ｃは、各チャンネルがバス４３１及び４３３を介してＤ
ＲＡＭコントローラ４３０へ異なったアドレスを送る出
方チャンネルと出方ポートとして機能する入力チャンネ
ルの両方を介して異なったＲＡＭ位置から同時的にデー
タを出力させることが可能である。ＦＢＣはＤＲＡＭ内
においてビデオデータのアレイを取る能力を与えており
、そのＤＲＡＭに出入りするデータの列から矩形及び矩
形から列への変換をする能力を与えている。

ＦＢＣは１つの画像を最大取り付けた外部ＤＲＡＭの寸
法迄ストアすることが可能で、又それはより小さな寸法
の複数個の画像をストアすることが可能である。ＦＢＣ
は、カメラの如きビデオ源から１つのフレームを「掴む
」為に使用することが可能であり、次いでそのフレーム
をＣＲＴの如き何等かのビデオ目的地へ繰り返し出力す
る為に使用することが可能である。ＦＢＣによって、非
標準ビデオ入力を標準ビデオ出力へ、又はその逆へ変換
させることが可能である。ＦＢＣは、又、連続的に複数
個のフレームをｒ掴み」、それらを同一のメモリ部分に
ストアするがそれが入ってくる毎に各新しいフレームか
らの新しいデータとしてフレームデータを積み重ねさせ
ることが可能である。この場合も、このフレーム区域を
繰り返し出力させることが可能であり、その場合に、多
分、異なったフレーム速度１画素速度、ライン長さ、フ
レーム長さ、又はインターフェースプロトコル等の全く
異なった特性を使用する。

ビデオ源が２つのフィールドをインターレースしたフォ
ーマットでフレームを供給する場合、ＦＢＣはそれらの
インターレースを解き且つフレームを連続的なメモリ位
置にストアさせることが可能である。特別の場合のＣＲ
Ｔモードの場合、出力をインターレースさせることが可
能であり、直接ＣＲＴ又は同等のディスプレイを駆動す
る為に必要な同期パルスはＦＢＣによって供給すること
が可能である。

ＦＢＣは副画像で動作することが可能である。

即ち、それはストアされているフレーム内から矩形の「
窓」を出力することが可能である。ＩＸＩから最大でフ
レーム全体迄の任意の窓を特定することが可能である。

又、ＦＢＣは前にストアした画像内に矩形窓を入力する
ことが可能である。

マイクロプロセサによってロード又は読み取ることの可
能なＦＢＣ内には多数のインターフェースレジスタがあ
る。更に、ＦＢＣは作業レジスタを有しており、それは
マイクロプロセサによってアクセスすることは出来ず且
つそれはマイクロプロセサによってアクセス可能なイン
ターフェースレジスタの多くを複製する。ＦＢＣは作業
レジスタを使用して与えられたフレームを処理する一方
、プロセサは爾後のフレームに対する準備として等価な
インターフェースレジスタをロードすることが可能であ
る。各インターフェースレジスタの内容は、マイクロプ
ロセサとＦＢＣとの間のセマフォーハンドシェイク機構
の制御下において等価の作業レジスタへ転送される。Ｆ
ＢＣはビデオ入力インターフェースを扱うので、これら
の各々に対して別の組のハンドシェイクフラッグがある
。

第５Ａ図には、ディザ−回路２８０を詳細に示しである
。第５Ａ図におけるディザ−回路２８０は、第１Ｂ図に
関連して説明した如く１図示した様に、８ビット画素デ
ータ入力バス３０１と、ＰＩＸＥＬ　ＣＬＯＣＫ入力３
０２と、ＰＩＸＥＬ　ＶＡＬＩＤ入力３０４と、水平同
期信号Ｈ５ＹＮＣ３０６と、垂直同期信号ＶＳＹＮＣ３
０７とを有するｖＳＰ入力バスを持っている。８ビット
ビデオデータは入力インターフェース２６＃の入カパッ
ファ３０８内にラッチされる。

次いで、入ってくる画素データをアドレスとしてＲＯＭ
又はＲＡＭ内にストアされている強度補正ルックアップ
テーブル３１０へ適用し、その特定の画素データビット
結合に対して予めプログラムした強度値を検索し且つそ
の新たな強度データをバス３１１上へ駆動する。多くの
場合に１画像の画素を正規化し、クリッ°プし、ガンマ
補正し、又その他の方法で処理することが必要である。

出力ディスプレイ装置における非直線性の為に付加的な
処理が必要な場合がある０強度補正ルックアップテーブ
ル３１０が設けられているのはこの為である。強度補正
ルックアップテーブルは２５６ＸＳＲＡＭであり、それ
はマイクロプロセサインターフェース２８′及び内部バ
ス３３２を介して第１Ａ図内のマイクロプロセサ３０に
より補正値がロードされている。テーブル内に補正値を
ロードする為の開始アドレスは強度補正テーブル３１０
のレジスタに書き込まれる。その後、２５６バイトの補
正情報がその開始アドレスから開始して逐次の位置にテ
ーブル３１０に書き込まれる０強度補正プロセスは制御
プロセサ１３０によりフラッグをセットすることによっ
てイネーブル又はディスエーブルさせることが可能であ
る。強度補正がイネーブルされると、入力インターフェ
ース２６′に到達する各画素値はテーブル３１０から補
正値を検索する為のアドレスとして使用する。その結果
得られるテーブル３１０からの８ビットデータは強度補
正された画素である。この強度補正されたデータはバス
３１１を介して再サンプリングスケーラ３１２へ直接供
給される。

強度補正の後、補正されたビデオデータは再サンプリン
グ・スケーリング回路３１２へ供給され、該回路はブロ
ック３１２の論理の一部であるＸ及びｙ比しジスタ内に
ストアされているＸ及びｙ比データに応じて画像をスケ
ールする。これらのレジスタ内のデータは、プロセサイ
ンターフェース２８’及びバス３３２を介してマイクロ
プロセサ（不図示）によって供給される。

入ってくる画像は屡々直接使用するのには小さ過ぎるの
で、特定の箱又は最終的な書類又はディスプレイの一部
に適合させる為にＸ及びｙ次元に　　　・おいて画像を
伸長させることが可能であることが望ましい、再サンプ
リング・スケーリング回路３１２が設けられているのは
この為である。ディザ−回路２８０は、Ｘ及びｙ比しジ
スタ内にマイクロプロセサ１３０によってロードした値
を使用して再サンプリング・スケーリング回路３１２内
で再サンプリングすることによってスケーリングを実行
する。入力画素はＸ次元スケーリングの為に再度使用さ
れ、且つ入力ラインはｙ次元スケーリング用に繰り返さ
れる。ビデオ入力インターフェースは、ライン終端の後
で且つ所望のｙスケーリングを得る為にそのラインを所
要数だけ繰り返す迄、水平同期信号Ｈ３ＹＮＣを高状態
に維持することによって与えられ、ラインを繰り返す為
の機構を有している。ディザ−回路２８０は、与えられ
たラインを繰り返す為の必要性を決定する為に必要な論
理を有しているが、実際にラインを再転送するのはフレ
ームバッファ２８２又はカメラの如き画像源である。

ディザ−回路論理３２０は、Ｘ及びｙ次元用のスケール
用論理の別の実施例を有している。各次元に対するスケ
ーリングファクターは、Ｘスケール比レジスタ内に制御
プロセサ３０によってロードされた８ビットスケール比
、及び再サンプリング・スケーラ回路３１２内に位置し
たライン（ｙ）スケール比レジスタによって表現されて
いる。従って、スケーリング乃至は伸長は、Ｘ及びｙス
ケール比レジスタ、バス３３２、マイクロプロセサイン
ターフェース２８′を介してマイクロプロセサ１３０に
よって制御される。

スケーリングは、通常１画像の寸法を精密に制御する為
に必要である。Ｘ及びｙの別々のスケーリングが必要で
あるのは、入力画素と最終的なディスプレイ装置上の出
力画素のアスペクト比が異なる場合があるからである。

屡々、ＣＲＴスクリーンが正方形ではなく、一方カメラ
の結像面が正方形の場合がある。又、入力画像と相対的
な出力ディスプレイの拡大又は圧縮をこの回路によって
与えることが可能である。

次いで、スケールした画像信号をバス３１３によって、
スケーリング回路３１２からディザ−論理回路３２０へ
供給する。

ディザ−論理３２０は、以下に詳細に説明するディザ−
機能を実行する。ディザ−論理３２０の出力は、バス３
２３を介して、出力インターフェース３４′内の出力バ
ップア３２２へ供給される。

バッファ３２２の出力は、ｖＳＰデータ及び制御出力バ
ス３６′内の二進データ出力バス３２４へ供給される。

回路２６’　、３１０．３１２．３２０．３４′の各々
は、ｖｓｐ制御プロセサインターフェース２８′及びバ
ス３３２を介して第１Ａ図に示したマイクロプロセサ３
０によって制御される。制御プロセサインターフニス２
８′もバス３３２Ｍ）してメモリインターフェース３５
０へ接続する。

これら回路の各々は、１組の制御レジスタを有しており
、それらは制御プロセサインターフェース２８′を介し
てマイクロプロセサ３０によってロードされる。制御プ
ロセサインターフェース２８′は、データ／アドレスＩ
１０バス３３１、チップセレクト信号線（Ｓ）３３２、
アドレスストローブ信号線（ＡＳ）３３３、書込ストロ
ーブ信号線（ＷＳ）３３４、読取ストローブ信号線（Ｒ
８）３３５、インタラブド信号線（ＩＮＴ）３３６を有
している。

図示例においては、ディザ−回路２８０がデータを処理
する最大クロック速度は１０ＭＨｚである。

データ速度フラッグは、システムクロックの１７３の通
常のデータ速度を与える様にセットされねばならない。

入力ＰＩＸＥＬ　ＣＬＯＣＫ又は出力ＰＩＸＥＬ　ＣＬ
ＯＣＫが出力としてプログラムされている場合、データ
クロック速度は１０ＭＨｚであり、即ちシステムクロッ
クの１７３である。入力ＰＩＸＥＬ　ＣＬＯＣＫ又は出
力ＰＩＸＥＬ　ＣＬＯＣＫが入力としてプログラムされ
ている場合には、以下の規則が適用される。

（１）　　システムクロックと同期するが１０ＭＨｚの
内部データクロック速度でクロック信号を入力すること
が可能である。

（２）　　内部データクロック速度を分周した任意の連
続的で非同期的なりロック信号を入力することが可能で
ある。

ディザ−回路２８０は、非ｖＳＰシステムにおいて、即
ちシステムクロックが３０ＭＨｚ未満である場合におい
て動作することが可能である。データ速度がオプション
であることは、システムクロック速度の１倍、２／３倍
、１／２倍、１７３倍の内部データクロック速度を可能
とする。その他の分周したデータ速度も必要に応じ可能
である。

これらのオプションは、システムクロックが１０ＭＨｚ
未満であり且つ結果的に得られる内部データクロック速
度が１０ＭＨｚ以下である適用例においてのみ使用する
ことが可能である。

ｖＳＰ入力インターフェースのデータ入力バス３０１は
８ビット幅である。ＰＩＸＥＬ　ＶＡＬＩＤ信号３０４
が高のときにデータを入力することが可能である。ディ
ザ−回路２８０　ニよってＰＩＸＥＬ　ＶＡＬＩＤ信号
３０４が低とされた場合、その入力バッファ３０８がも
っとデータを受ける為にその中にスペースを持つ迄ディ
ザ−回路によってそれ以上の画素データを受けることは
無い。この様な場合、データバス３０１はトライステー
ト状態となる。

ＶＳＹＮＣ入力３０７は、低から高への遷移へのフレー
ムの開始を表す為に使用することが可能であるか、又は
フレームリクエストを表す。ＶＳＹＮＣ入力信号はフレ
ームタイミングを制御する。ディザ−回路２８０の入力
インターフェース２６′内のビデオ入力構成（コンフィ
ギユレーション）レジスタ（不図示）内に特定のビット
をセットするマイクロプロセサによって入力される「フ
レーム有効（Ｆｒａｍｓ　Ｖａｌｉｄ）Ｊとしてプログ
ラムされている場合、正の端部はフレーム開始を表す。

それがｒフレーム要求（Ｆｒａｍｅ　Ｒｅｑｕｅｓｔ）
Ｊ出力としてプログラムされている場合、それはディザ
−回路が次のフレームを入力する用意がある場合にアサ
、−トされ、且つそれは、フレーム又はフレームの所望
の一部が転送される迄アサートされた侭である。

負の端部は、所望のフレーム又はその他の部分は必要と
されないフレームの一部の終端を表す。

Ｈ３ＹＮＣ入力３０６は、それが高又は論理ルベルに維
持されている場合はライン要求である。ライン全体がデ
ィザ−回路２８０内に転送された後に高のままであると
、同じラインが繰り返される。

Ｈ３ＹＮＣ信号はラインタイミングを制御する。それが
「ライン有効（Ｌｉｎｅ　Ｖａｌｉｄ）Ｊとしてプログ
ラムされている場合、）ＩｓＹＮｃはライン開始前にア
サートされ、且つライン終了後′迄アサートされたまま
である。Ｈ５ＹＮＣが「ライン要求（Ｌｉｎｅ　Ｒｅｑ
ｕｅｓｔ）」としてプログラムされている場合、正の端
部は新しいラインの要求を表し、且つそれはライン又は
ラインの所望の部分が転送される迄アサートされ続ける
。負の端部は所望のライン又はその他の残部が必要とさ
れない場合のラインの一部の終端を表す。そのラインの
転送の完了後にそれがアサートされた侭であると、同じ
ラインが再度転送される。

クロック入力３０２は、正の端部上で、新しいデータが
存在することを表す。

ＰＩＸＥＬ　ＶＡＬＩＤ入力信号は、ビデオ入力データ
バス上のデータの有効性を決定する。ＰＩＸＥＬ　ＶＡ
ＬＩＤが高の場合、データバス３０１上に有効な画素が
存在することを表す。入ってくる画素データの流れを中
断させる為に、ＰＩＸＥＬ　ＶＡＬＩＤ信号をディザ−
回路で引き下げることが可能である。ＰＩＸＥＬ　ＶＡ
ＬＩＤが解放され高とされるか、又はそれが次に高とな
ると、次のサイクル中に到着する画素データは有効な次
の画素である。

マイクロプロセサインターフェース上のデータ／アドレ
スバス３３１は、アドレスとデータとを担持する８ビッ
トバスである。アドレス情報はアドレスストローブの正
の端部でクロック入力される。データは書込ストローブ
の正の遷移でクロック入力され、且つデータは読取スト
ローブの終端で読み出される。ライン３３２上のチップ
セレクト信号は、ディザ−回路インターフェースが活性
化され且つ制御信号が有効であることを表す。ライン３
３６上のインタラブド信号は、例えば「フレーム終端」
の如き特定のステータスが存在することを表す。インタ
ラブド信号は、それがマイクロプロセサ３ｏによって認
知されるか又はマスクされると解放される。アドレスス
トローブは、マイクロプロセサデータ／アドレスバス３
３１上のアドレス情報が有効であることを表す。ライン
３３４上の書込ストローブは、バス３３１上のデータが
有効であり且つバス３３１上にあるアドレスに書き込む
ことが可能であることを表す。読取ストローブは、マイ
クロプロセサ３０が読取及び処理を行なう為にディザ−
回路２８０がマイクロプロセサバス３３１上に読取デー
タを位置させたことを表す。

ディザ−回路２８０内のレジスタの１つをロードする為
に、マイクロプロセサによってデータ／アドレスバス３
３１上に特定の８ビットレジスタアドレスが与えられ、
且つライン３８３上のアドレスストローブ信号がアサー
トされる。次いで、レジスタ内にロードされるべきデー
タがマイクロプロセサ３０によってバス３３１上に与え
られ、且つライン３３４上の書込ストローブがアサート
される。従って、ディザ−回路２８０はメモリマツプ上
のメモリマツプした周辺装置として考えることが可能で
ある。チップセレクト信号を発生する為にデコーダが使
用されている。一方、ディザ−回路は２つの周辺アドレ
ス（１つのアドレスライン）を持った周辺装置として考
えることも可能であり、その場合、第１アドレスへ転送
したバイトはディザ−回路内のレジスタアドレスであり
、且つ第２（周辺）アドレスへ又はそこから転送される
バイトはレジスタの内容である。

レジスタの１つを読み取る為に、レジスタのロードの場
合の如く、マイクロプロセサ３０によって８ビットアド
レスが所望のレジスタへ与えられる。次いで、このレジ
スタの内容は、読取ストローブがアサートされた時にデ
ータ／アドレスバス３３１上へ読み出される。

ディザ−回路２８０はマルチプルバイトのデータ転送を
行なわせる。レジスタがアドレスされた後、引き続くマ
シンサイクルは自動的に所望のレジスタに対するアドレ
スをインクリメントさせ且つそのレジスタの内容をデー
タ／アドレスバス３３１上ヘロードさせる。初期アドレ
スが強度補正ＲＡＭ内の位置又は外部エラーＲＡＭ３５
６内の位置へのアクセスであると、後のマシンサイクル
中に転送されるデータバイトはＲＡＭ内の引き続くメモ
リ位置からのものである。

ディザ−回路２８０の出力インターフェースはバス３２
４上に二進出力（ＤＡＴＡ）を持っている。バス３２４
上のデータ出力は、単一ビットの二進データであり画素
クロック（ＰＩＸＥＬ　ＣＬＯＣＫ）　３４２　（７）
各正の端部で１ビットがクロック出力される。ライン３
４２上の画素クロック信号は内部的に発せされたクロッ
クであり、それは画素有効信号が適宜の状態を有してい
る限り新しいデータがデータ出力ラインバス３２４上に
存在することを表す。

ライン３４６上の垂直同期出力信号は、低から高への遷
移でフレームの開始をシグナルするフレーム有効表示と
することが可能である。それがｖＳＹＮＣ信号用にプロ
グラムされたモードであると、該信号は低に引き下げら
れた場合にフレームをアボートする。ＶＳＹＮＣは又フ
レーム要求入力として機能すべくプログラムすることが
可能である。

水平同期出力（Ｈ３ＹＮＣ）　３４４は、低から高への
遷移で水平ラインの開始を表し、且つ低に引き下がられ
るとそのラインをアボートする。それも又。

構成レジスタ（特に図示していない）内の特定のビット
をマイクロプロセサ３０でセットすることによってライ
ン要求入力としてプログラムさせることが可能である。

有効出力（ＰＩＸＥＬ　ＶＡＬＩＤ）　３４３は、ソノ
後ノサイクルの間データ出力バス３２４上のデータが有
効であることを表す、　ＰＩＸＥＬ　ＶＡＬＩＤは、同
期信号に付いて上述したのと同様な態様で入力信号とし
てプログラムさせることが可能である。ディザ−回路２
８０によって低へ引き下げられると、最早ビットは転送
されることが無く、データバス３２４はトライステート
状態となる。それも出力信号としてプログラムさせるこ
とが可能である。

二進出力ビデオデータは、プリンタやＣＲＴ等の二進ビ
デオデータを処理することの可能な任意周辺装置へ接続
することが可能である。更に、それをフレームバッファ
コントローラ（ＦＢＣ）等のその他のｖＳＰサブシステ
ムの入力へ接続させることが可能である。

出力画素クロック（ＰＩＸＥＬ　ＣＬＯＣＫ）は入力信
号又は出力信号としてプログラムすることが可能である
。　ＰＩＸＥＬ　ＣＬＯＣＫが入力信号であると、内部
データクロック速度で動作する同期クロック又は内部デ
ータクロック速度の最大半分迄の速度で動作する何れか
の連続的で非同期のクロックを入力して画素クロック信
号として機能させることが可能である。内部データクロ
ック速度は１０ＭＨｚであり。

それはシステムクロック周波数の１７９である。

その他の全ての出力インターフェース信号（ＶＳＹＮＣ
，Ｈ５ＹＮＣ，ＰＩＸＥＬ　ＶＡＬＩＤ、　ＤＡＴＡ）
は、　ＰＩＸＥＬ　ＣＬＯＣＫが入力であるか又は出力
であるかということに拘らず、二進出力クロック（ＰＩ
ＸＥＬ　ＣＬＯＣＫ）に内部的に同期されている。これ
らの全ての信号は、出力としては、ＰＩＸＥＬ　ＣＬＯ
ＣＫの正の端部の後成る時間であって且つ設計に依存す
る出力遅延時間明細の前の成る時間において有効である
。これらの信号はＰＩＸＥＬ　ＣＬＯＣＫ信号の次の（
又は成る爾後の）正の端部の後の少なくとも特定した出
力保持時間迄有効状態を維持する。

出カイ’／’ｌ−７ｚ−Ｘ信号（ＶＳＹＮＣ，Ｈ５ＹＮ
Ｃ，ＰＩＸＥＬ　ＶＡＬＩＤ）の付札かが入力としてプ
ログラムされると、それらは、ＰＩＸＥＬ　ＣＬＯＣＫ
が入力であるか又は出力であるかということに拘らず、
未だ入力クロック３０２　（ＰＩＸＥＬ　ＣＬＯＣＫ）
　ニ同期すレテイル。

これら全ての信号は、入力としては、入力クロック信号
の正の端部に先行する特定したセットアツプ時間の前に
有効でなければならず、又入力クロツタ信号の同じ正の
端部の損少なくとも設計に依存する特定した保持時間迄
有効状態を維持せねばならない。

二進データ出力３２４　（ＤＡＴＡ）は、そのトライス
テートモードを出力ＰＩＸＥＬ　ＶＡＬＩＤ信号によっ
て制御されるべくプログラムすることが可能である。

ＰＩＸＥＬ　ＶＡＬＩＤが７サートされた後にＰＩＸＥ
Ｌ　ＣＬＯＣＫの正の端部から開始するこのトライステ
ートモードを取る為にはターンオン遅れがあり、且つＰ
ＩＸＥＬＶＡＬＩＤが低となった後ニＰＩＸＥＬ　ＣＬ
ＯＣＫ（７）正（７）端部から開始するこのトライステ
ートモードのターンオフ遅れがある。

入力ＰＩＸＥＬ　ＶＡＬＩＤ信号は二進出力データの有
効性をシグナル（報告）する。それが出力としてプログ
ラムされていると、バス３２４上のデータはＰＩＸＥＬ
　ＶルＩＤ信号のアサートに続くサイクルにおいて有効
な画素データである。ＰＩＸＥＬ　ＶＡＬＩＤが双方向
信号としてプログラムされていると、　ＰＩＸＥＬＶＡ
ＬＪＤが高の間に画素データがバス３２４上を出力され
、データ転送はＰＩＸＥＬ　ＶＡＬＩＤを低へ引き下げ
るシステムによってバス３２４へ接続されているシステ
ムによって停止させることが可能である。

ＰＩＸＥＬ　ＶＡＬＩＤが解放され高となるか、又はそ
れが次に高となると、後続のサイクルにおける画素デー
タは有効である。二進出力データバス３２４は。

ＰＩＸＥＬ　ＶＡＬＪＤが低状態への帰還に続く次のサ
イクルの間にトライステート状態に入る。

メモリインターフェース３５０は、制御プロセサインタ
ーフェース２８′及びバス３３２を介して入力インター
フェース２６″内の制御シーケンサ３４０へ接続してい
る。それは更にバス３５１を介してディザ−論理３２０
へ接続している。メモリインターフェース３５０はディ
ザ−回路２８０と外部スタティックＲＡＭ３５６との間
にデータ、アドレス、制御バスを与えており、且つスタ
ティックＲＡＭ３５６を制御する為の適宜の情報交換プ
ロトコルを与える。これらの情報バスはアドレスバス３
５２、データバス３５４、制御バス３５５を包含してい
る。アドレスバス３５２は外部スタティックメモリへの
アドレスを担持し、制御バス３５５はそのバス上のデー
タがＲＡＭ３５６へ書き込むべきデータであることを表
すメモリ書込イネーブル（ＷＥ）を担持する。メモリデ
ータバス３５４は、書込イネーブル信号がアサートされ
た時に書き込むべきデータを担持し且つ読取動作の場合
にＲＡＭから読み取られたデータを担持する。

このメモリインターフェースは１６ビット幅のデータバ
スを介してスタティックメモリへ直接接続されている。

必要とされるメモリの量は、後にディザ−倫理に付いて
詳細に説明したときに明らかになる如く、処理されるべ
き最大ライン長さに依存する。メモリの速度は内部デー
タクロック帰還よりも２５ｎｓ高速とすべきである。

タイミング条件を満足し且つ別々のデータ入力及びデー
タ出力用のラインを有するならば、任意のスタティック
メモリチップを使用することが可能である。このタイプ
のチップは、何れのロード又はタイミング条件にも違反
することなしにデータ入力及びデータ出力ラインを共に
接続させることが可能であるならば、使用することが可
能である。

メモリ３５６は、ライン内の各画素に関連した８ビット
累積エラー項をストアする為に使用されている。各ライ
ンが処理されると、各画素に対するエラー環がメモリか
ら読み出され、処理され、且つ新たな累積的エラー環が
発生され、その結果得られる新たな累積的エラー環がメ
モリ３５６内に書き込まれる。

この新たな累積的エラー項をメモリに書き込む為に書込
イネーブル信号を印加する前にアドレスバス３５２上の
新たな累積的項に対する新たなアドレスが七トル即ち安
定するのを待たねばならないということが無いことが望
ましい、これらのエラー環は８ビット幅で１通常、２つ
のエラー環が各読取サイクル毎に読み取られる。新たな
アドレスがセトルするのを待つことを回避する為に、２
つのエラー項を読み取る為に使用される同じアドレスが
２つの新しいエラー項を書き込む為にも使用される。デ
ィザ−回路２８０はラインの開始に対してエラー頂層の
アドレスを監視する。このアドレスは、新しいラインが
開始されるとオフセット値によってインクリメントされ
る。ラインの終端における画素に対するエラー環はメモ
リの先頭へ「回り込み」、従ってメモリ３５６はディザ
−回路２８０によって制御される「ループ」メモリと考
えることが可能である。この機能の為に何等特別の特性
が外部スタティックＲＡＭ３５６に必要とされることは
ない。全てのメモリインターフェース信号はシステムク
ロックに対して同期されている。

第１Ａ図内の制御プロセサ３０によってロードしたり読
み取ったりすることの可能な多数のレジスタがディザ−
回路２８０内に設けられている。

このディザ−回路は作業レジスタを有しており、それは
制御プロセサによってアクセスすることは出来ないが、
第１Ａ図内のマイクロプロセサ３０によって１組のシャ
ドウレジスタ内にストアされるデータの複製を有してい
る。これらのシャドウレジスタ及び制御レジスタは、Ｆ
ＢＣにおいて使用されるのと同一の態様でロードされ且
つ使用される。即ち、ディザ−回路は作業レジスタを使
用して与えられたフレームを処理し、−力制御プロセサ
は爾後のフレームの処理の準備としてシャドウレジスタ
をロードする。各シャドウレジスタの内容は、制御プロ
セサ３０とディザ−回路２８０の間のハンドシェイクの
制御下で制御レジスタへ転送される。

ディザ−論理３２０は、８ビットワードで形成されてい
る中間調画素データ（最大２５６シエイド）で形成され
ている画像を処理して厳密に二進画素データで形成され
る画像、即ち単一ビット画素がオン又はオフ即ち黒又は
白である出力ラスクディスプレイ内の物理的なドツト位
置へのマツピング、をした画像とさせる為に使用される
。ディザ−操作は、画像の各局所的な区域において、ド
ツトの平均強度がその区域に対する中間調値と等しい限
り、許容可能な画像を生成する。成る観測距離に位置し
た人間の目は、ディザ−操作した画像から派生されたの
と同一の画像として複数ドツトの平均強度を実効的に読
み取る。

第５Ｂ図に更に詳細に図示した如く、ディザ−論理３２
０は、一度に１つづつ単一画素に動作するものであって
、区域乃至は面積に動作するものではない、任意の単一
の画素位置におけるエラーは極めて大きなものとなるこ
とがあるが、隣接画素に関する決定をバイアスする為に
エラー項を使用しているので複数ドツトの区域乃至は面
積に対する結果は正しいものとなることがある。このエ
ラーは周囲の画素へ配分され、累積的エラーの大きさは
１つのレベルから他のレベルへ決定レベルの幾つかを変
化させるのに充分である。その結果は平均面積強度であ
り、それは一般的に正確である。

与えられた画素位置が黒又は白（即ち、０又は２５５）
によって表されるべきであるか否かを決定する為にスレ
ッシュホールドレベルが使用される。より良く知覚され
る画像を確立する為に、画像を横断してスレッシュホー
ルドレベルを変化させる。２つのスレッシュホールドレ
ベル、即ち正及び負のスレッシュホールド、を使用する
が、何れのスレッシュホールドも制御プロセサによって
９と２５５との間にプログラムさせることが可能である
。画像を横断してスレッシュホールドを変化させる方法
は、２画素×２ライン解像度内でチェッカーボードのメ
ツシュに応じて正及び負のスレッシュホールドの間を交
代させるものである。

従って、垂直又は水平の何れにおいても、２つめの画素
位置毎に正のスレッシュホールドから負のスレシュホー
ルドへスレッシュホールドメツシュが変化する。更に、
小さな量のランダムノイズをスレッシュホールドへ付加
させることが可能であり、その場合に、スレッシュホー
ルドに付加されるノイズの大きさはプロセサによって、
０．２．４．８．１６にプログラムすることが可能であ
る。

ディザ−回路が入ってくる画像データを処理すると、ラ
イン内の各画素に関連するエラー環が蓄積する。このエ
ラー環がスレッシュホールドを越えると、二進出力デー
タピットが白ドツトをディスプレイするのと等測的にア
サートされる。隣接する画素に渡される累積的エラーを
保存する為に、２５５の白の値はこのエラー環から差し
引かれねばならない。

隣接する画素へのエラー環の配分は、未だ処理されてい
ないものに制限される。エラー環は、１／４．１／２．
１／４の割合で３つの態様で配分される。１／４は同じ
ライン上の右側の次の画素への配分であり、１／２は下
側のライン内の同じ画素への配分であり、１／４は下側
のライン内の左側の画素への配分である。この分散方法
は多少任意的の様にも見えるが１人間の目に極めて適合
した結果を生成する。

引き続き画素が一定の低値（黒）又は一定の高値（白）
の入力であると、エラー項を蓄積することが可能である
。８ビットの有限寸法エラー類がディザ−論理２８０に
よって使用されており、蓄積されるエラーはこの限界（
＋１２７．−１２７）をこえることが可能である。この
蓄積したエラー環のオーバーフローは無視され且つ本来
ならば白のフィールド内に時々黒のドツト又はその逆の
減少が現れる。これは知覚される画像に悪影響を与える
ものではない。

画像のエツジ又は境界での不所望の効果が発生すること
を回避する為に、ランダムノイズを上部、左及び右の境
界に導入することが可能である。このノイズの大きさは
、プロセサインターフェースを介して制御プロセサによ
ってプログラムすることが可能であり、上部エツジに対
しては０．２．４．８又は１６であり、側部に対しては
その大きさの半分をエラー環に付加する。一方、上部ラ
インに対してのエラー環はエラーメモリから取ることが
可能であり、該メモリは前以てプロセサによってロード
されねばならない。、：のディザ−論理３２０は第５Ｂ
図に示しである。

ディザ−回路３２０によってビデオ画像データがディザ
−処理されると、それは出力インターフェースバッファ
３３２へ供給され且つ次いで直接二進データ出力３２４
へ供給される。次いで、出力二進データは、第２図に示
した如＜、ＣＲＴ２３８の如きバイトーナル出力装置又
はＲＧＢカラーＣＲＴに使用する為にプリンタ２８４へ
供給され、その場合ディザ−回路の３つのチャンネルが
設けられており、１つは赤用で、１つは緑用で、１つは
青用である。

次に第５Ｃ図を参照すると、上述したディザ−モジュー
ル２８０に対するＣＭＹＢｋ（シアン、マジェンタ、イ
エロー、ブラック）カラーディザ−適用例のブロック図
が示されている。ｖｓｐフォーマットにおける３色入力
信号が、図示した如く、ライン３７０．３７７．３７４
上を入力される。これらの３つの入力の各々は３つの比
較器３８０．３８２，３８４へ供給され、これらの比較
器は信号を比較し且つゲート論理３８６と関連して２ラ
イン出力をマルチプレクサ３８８へ供給する。論理３８
６の２ライン出力は各画素に対する３つの入力信号の内
で最小のものを識別し、且つマルチプレクサ３８８を制
御して該マルチプレクサからこれら３つのオリジナルの
入力信号の内で最小のものを出力させる。次いで、この
最小の信号は１図示した如く、３つの減算器３９０，３
９２．３９４の入力へ供給される。更に、入力赤、緑、
青ビデオ列信号は減算器３９０，３９２，３９４へ夫々
供給される。これらの減算器は各カラ−信号の出力から
マルチプレクサ３８８の出力を減算し且つその出力信号
を５シアン、マジエンタ、イエローの夫々の色に関連し
た３つの夫々のディザ−チップ４００，４０２，４０４
に供給する。

更に、マルチプレクサ３８８の出力は黒の出力を表す４
番目のディザ−回路４０６へ直接供給する。

その結果、オフセットが元の赤、緑、青チャンネルから
減算され１次いでそれは、黒ディザー回路４０６へ接続
されている最下位のオリジナルカラーチャンネルから発
生される４番目の黒チャンネルと共に、シアン４００、
マジエンタ４０２、イエロー４０４ディザ−回路内に入
る。これにより、実際に、３つのチャンネル内でのみデ
ィザ−操作が行なわれるが、その場合これら３つのチャ
ンネルは画素毎に異なりビデオ速度で走行することの可
能な４チヤンネル出力を発生し且つ非常に高品質のカラ
ー画像を発生する０次いで、４つのディザ−回路４００
，４０２，４０４．４０６からの出力は４チヤンネル出
力装置へ印加され、カラーディザ−処理された出力を発
生する。この構造は１例えばプリンタや多少の変形を行
なって成るＣＲＴ等の通常イエロー、マジェンタ、シア
ン。

黒の出力チャンネルを持った相補的カラー４チヤンネル
出力装置に適している。

ＲＧＢからＣＭＹＢｋ空間への変換は、入力データ画素
を反転する為に適宜プログラムされたディザ−回路ルッ
クアップテーブルを使用することによって達成すること
が可能である。

一般的に、ディザ−回路ルックアップテーブルは、ディ
ザ−出力の極性が最終出力装置のものと整合する様に（
例えば、黒／白がＩｌｏ又は０／工）プログラムされる
べきである。

上述したｖＳＰサブシステムに加えて、種々の適用例に
おいて有用なその他多くのｖＳＰファミリーサブシステ
ムがある。その例としては、ｖＳＰ　　ＡＬＵサブシス
テＡ、６４にバイトＶＳＰ）Ｌ／ソックアップテーブル
、常時アップデートしたＮの内の最良の回路を与える最
大大刃先出し類骨はチップ、ｖＳＰマイクロプロセサ、
ｖＳＰから非ＶＳＰへの双方向プロトコル変換システム
、ｖＳＰＮＸＮ窓発生サブシステム、ｖＳＰ内挿空間変
換サブシステム等がある０ 以上１本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１Ａ図は画像処理用のビデオ列処理方式の特定の実施
例を示したブロック図、第１Ｂ図は図示した新規なビデ
オ列処理方式用のインターフェース・信号プロトコルを
示したブロック図、第２図は矩形認識用のビデオ列処理
方式の特定の実施例を示した詳細なブロック図、第３Ａ
図はビデオ列処理線形補正回路の特定の実施例を示した
詳細なブロック図、第３Ｂ図はビデオ列処理マルチフレ
ーム平均化回路の特定の実施例を示した詳細なブロック
図、第３Ｃ図はビデオ列処理連続マルチフレーム平均化
回路の特定の実施例を示した詳細なブロック図、第４Ａ
図は新規なビデオ列処理方式フレームバッファコントロ
ーラ（ＦＢＣ）の特定の実施例を示した詳細なブロック
図、第４Ｂ図は第４Ａ図のフレームバッファコントロー
ラ用のタンデム動作構成（コンフィギユレーション）を
示したブロック図、第４Ｃ図乃至第４Ｈ図はフレームバ
ッファ制御用の種々の動作状態を示した各流れ制御図、
第５Ａ図は新規なビデオ列処理ディザー回路の特定の実
施例を示した詳細なブロック図、第５Ｂ図は新規なビデ
オ列処理ディザー回路論理の特定の実施例を示した詳細
なブロック図、第５Ｃ図は新規なディザ−回路構成の特
定の実施例を示したブロック図、第６図はビデオ処理方
式３×３中間フィルタの特定の実施例を示した詳細なブ
ロック図、である。 （符号の説明） ２０：画像収集装置 ２４：画像処理装置 ３０：制御プロセサ ３８：画像ディスプレイ ４０：二次プロセサ 特許出願人　　　　フェアチアイルド　カメラアンド　
インストルメント コーポレーション メ先すイ−／４−７＜−人 湯水０ クレーム ＦＩＧ、　４Ｂ ＦＩＧ　４Ｇ　　　　　　　　　ＦＩＧ、　４ＨＦＩＧ
、　４０　　　　　　　　　　　ＦＩＧ、　４Ｄ日Ｇ、
　４Ｅ　　　　　　　　　　　　ＦＩＧ、　４ＦＦｌ（
”、　Ｒ 手続補正書防幻 昭和６０年１０月２５日 特許庁長官　　宇　賀　道　部　殿 １、事件の表示　　　昭和６０年　特　許　願　第１１
９８６９号２、発明の名称　　　ビデオ列処理方式３、
補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付 昭和６０年８月７日（６０年８月２７日発送）−Ｊ−ａ
−、＃ＬＰ％ ９、上申 尚、訂正願書及び委任状は昭和６０年８月２１日に追完
して居りますのでこれを上申します。

Claims (1)

1. 【特許請求の範囲】 １、各画素位置が２レベル多色出力装置への出力用の複
   数個の基礎カラー画素値を有している画素アレイから構
   成されているデジタル多レベルカラービデオデータを修
   正する為のビデオ情報処理方式において、修正したカラ
   ー画素値を発生する為に各画素アレイ位置に対して最低
   レベル画素値を各画素値から減算する手段と、各画素ア
   レイ位置に対して前記最低レベルに対応する黒画素値を
   発生する手段と、前記修正したカラー画素値及び黒画素
   値を各画素アレイ位置に対して出力二進カラービデオデ
   ータを発生する関連した二進ビデオデータへ処理する処
   理手段とを有することを特徴とする方式。 ２、特許請求の範囲第１項において、前記減算手段が、
   各画素位置に対して複数個の基礎カラー画素値を互いに
   比較し且つ最低レベル画素値を識別する制御信号を発生
   する比較器手段を有していることを特徴とする方式。 ３、特許請求の範囲第１項又は第２項において、前記黒
   画素値を発生する手段が、前記制御信号に応答して各位
   置に対し最低画素値を選択すると共に出力するマルチプ
   レクサ手段を有していることを特徴とする方式。 ４、特許請求の範囲第３項において、前記減算手段が、
   前記基礎カラー画素値の各々から前記マルチプレクサの
   出力を減算し且つその差を出力する減算器手段を有して
   いることを特徴とする方式。 ５、特許請求の範囲第１項乃至第４項の内の何れか１項
   おいて、前記基礎カラーが赤、緑、青であることを特徴
   とする方式。 ６、特許請求の範囲第１項乃至第５項の内の何れか１項
   おいて、前記出力装置が２レベルのシアン−マジェンタ
   −イエロ−黒のプリンタであることを特徴とする方式。 ７、特許請求の範囲第１項乃至第６項の内の何れか１項
   おいて、前記処理手段が、各画素を操作し且つエラーを
   画素アレイ内の隣接する画素へ配分することによって可
   変スレッシュホールドに基づいて画素を二進ビデオデー
   タへ処理することを特徴とする方式。 ８、特許請求の範囲第７項において、前記処理手段が、
   所定のパターンに従って上スレッシュホールドと下スレ
   ッシュホールドとの間で交互にスレッショホールドを前
   記画素アレイを横断して変化させる手段を有しているこ
   とを特徴とする方式。 ９、特許請求の範囲第８項において、前記処理手段が各
   画素に対するエラー項を蓄積し且つ該エラー項を所定の
   割合で該アレイ内の隣接する未処理の画素値間に配分さ
   せる手段を有していることを特徴とする方式。 １０、２レベル多色出力装置に出力する為に画素アレイ
   内の各位置に対して複数個の基礎入力カラーの各々に対
   して多レベル画素値から構成されているカラービデオデ
   ータを処理する方法において、修正したカラー画素値を
   発生する為に画素アレイ内の各位置に対して各画素値か
   ら複数個の基礎入力カラーの中で最低レベル画素値を減
   算し、各画素アレイ位置に対して複数個の入力カラーの
   中からの最低画素値に対応する黒ビデオ画素値を発生し
   、前記修正したカラー画素値及び黒ビデオ画素値を二進
   ビデオデータに処理してその際に前記修正したカラー画
   素値及び黒画素値の各々に対して出力二進画素を発生す
   る、上記各工程を有することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記減算工程
   が前記複数個の基礎カラー画素値を各画素位置に対して
   互いに比較し且つ最低レベル画素値を識別する制御信号
   を発生することを特徴とする方法。 １２、特許請求の範囲第１０項又は第１１項において、
   前記黒ビデオ画素値を発生する工程が前記制御信号に応
   答して各アレイ位置に対し最低画素値を選択すると共に
   出力する工程を有することを特徴とする方法。 １３、特許請求の範囲第１０項乃至第１２項の内の何れ
   か１項において、前記処理工程が、各画素を操作すると
   共にエラーを画素アレイ内の隣接画素へ配分することに
   よって可変スレッショホールドに基づき画素を二進ビデ
   オデータに処理する工程を有していることを特徴とする
   方法。 １４、特許請求の範囲第１３項において、前記処理工程
   が、パターンに従って上スレッショホールドと下スレッ
   ショホールドとの間を画素アレイを横断してスレッショ
   ホールドを交互に変化させることを特徴とする方法。 １５、デジタルビデオ情報の制御及び貯蔵の為のデジタ
   ルメモリと共にビデオ処理方式に使用するデジタルビデ
   オ情報制御装置において、（ａ）デジタルメモリ内の選
   択的な貯蔵の為にデジタルビデオ情報を入力し且つデジ
   タルビデオ情報を出力する為のプログラム可能な入力手
   段が設けられており、前記入力手段が、該入力手段を制
   御する為の複数個のプログラム可能な制御レジスタと、
   デジタルビデオ情報のバッファした入力及び出力用のビ
   デオ入力バッファと、データ有効及び同期信号用の複数
   個の制御信号入力及びクロック入力とを有しており、 （ｂ）前記デジタルメモリ内にストアされているデジタ
   ルビデオ情報の選択的な出力の為のプログラム可能な出
   力手段が設けられており、前記出力手段が、該出力手段
   を制御する為の複数個のプログラム可能な制御レジスタ
   と、デジタルビデオ情報の出力をバッファする為のビデ
   オ出力バッファと、データ有効及び同期信号の出力の為
   の複数個の制御信号出力及びクロック信号出力とを有し
   ており、 （ｃ）デジタルメモリへの貯蔵及びそこからの再呼び出
   しの為及び制御データのプログラム可能なレジスタへの
   転送の為に前記入力バッファとデータの双方向交換を行
   なう為に前記ビデオ入力及び出力バッファとプログラム
   可能なレジスタとに接続されてプロセサインターフェー
   ス手段が設けられており、 （ｄ）前記デジタルメモリ及びビデオバッファとデジタ
   ルビデオデータを交換し且つ前記入力及び出力手段プロ
   グラム可能制御レジスタからの制御信号に応答して前記
   メモリの制御用の制御信号を供給するメモリインターフ
   ェース手段が設けられていることを特徴とする装置。 １６、特許請求の範囲第１５項において、前記デジタル
   メモリにおいて入ってくるデータが出ていくデータを書
   き改めることを防止する為に、前記制御データに応答し
   て前記出力手段からのデジタルビデオデータの出力及び
   前記入力手段へのデジタルビデオデータの同時的入力を
   制御する為に、前記入力手段と、出力手段、及びプロセ
   サインターフェース手段とに接続して差動カウンタ手段
   が設けられていることを特徴とする装置。 １７、特許請求の範囲第１６項において、前記差動カウ
   ンタ手段が、入力手段同期信号に応答してインクリメン
   トされ且つ出力手段同期信号に応答してデクリメントさ
   れるカウンタを有すると共に、前記カウンタがゼロのと
   きに前記入力インターフェースをディスエーブルさせ且
   つ前記カウンタがゼロ以外であって且つ前記出て行くデ
   ータがフレーム終端に到達したときに前記入力インター
   フェースをイネーブルさせる手段を有していることを特
   徴とする装置。 １８、特許請求の範囲第１５項乃至第１７項の内の何れ
   か１項において、２フィールドインターレースフォーマ
   ットで供給されたビデオ情報のインターレースを解除し
   且つ前記ビデオ情報を連続的なメモリ位置にストアする
   手段を有することを特徴とする装置。 １９、特許請求の範囲第１５項乃至第１７項の内の何れ
   か１項において、前記デジタルメモリからのデジタルビ
   デオ情報の出力をインターレースさせると共にインター
   レースされたディスプレイ用の適宜の同期信号を発生す
   る手段を有することを特徴とする装置。 ２０、特許請求の範囲第１５項乃至第１９項の内の何れ
   か１項において、画像フレームの形態で前記デジタルメ
   モリ内にストアされているデジタルビデオ情報を出力さ
   せる手段を有しており、前記デジタルビデオ情報が前記
   フレームを横断して連続的な縦列でデジタルビデオデー
   タをアクセスして横方向の態様で出力されることを特徴
   とする装置。 ２１、特許請求の範囲第１５項乃至第２０項の内の何れ
   か１項において、前記プロセサインターフェース手段が
   、該プロセサインターフェース手段を介しての直接画素
   アクセスフラッグ及びメモリアドレス入力に応答し、直
   接画素アクセスフラッグをプロセサイネーブルする手段
   及び前記デジタルメモリ内の任意のメモリ位置からのビ
   デオデータを前記プロセサインターフェース手段へ供給
   する手段を有することを特徴とする装置。 ２２、特許請求の範囲第１５項乃至第２１項の内の何れ
   か１項において、前記デジタルメモリはダイナミックラ
   ンダムアクセスメモリ（ＤＲＡＭ）であって、更に自動
   的にリフレッシュ動作を行なう為のリフレッシュ手段を
   有していることを特徴とする装置。 ２３、ビデオ画像信号の画素データの列を処理すべきフ
   レームバッファコントローラ方式において、画素データ
   を選択的にストアすると共に出力する読取／書込メモリ
   、前記画素データを選択的に入力すると共にストアする
   ビデオ入力インターフェース手段、前記画素データを選
   択的にバッファすると共に出力するビデオ出力手段、前
   記ビデオ入力及び出力インターフェースに応答してメモ
   リ双方向アクセスを制御する為に前記メモリとビデオ入
   力インターフェースとビデオ出力インターフェースとに
   接続されているコントローラインターフェース手段、イ
   ンターフェース手段へ制御信号を供給すると共にデータ
   をビデオ入力及び出力と通信するプロセサインターフェ
   ース手段を有しており、前記メモリの前記画像ビデオ信
   号データ貯蔵及び検索が前記制御信号に応答することを
   特徴とする方式。 ２４、特許請求の範囲第２３項において、前記メモリが
   ダイナミックＲＡＭ（ＤＲＡＭ）であり、前記コントロ
   ーラは付加的にＤＲＡＭのリフレシュを管理することを
   特徴とする方式。 ２５、特許請求の範囲第２４項において、前記コントロ
   ーラは前記ＤＲＡＭをニブルモードでアクセスすること
   を特徴とする方式。 ２６、特許請求の範囲第２３項乃至第２５項の内の何れ
   か１項において、前記コントローラが初期的に前記メモ
   リへのデータの読取及び書込をバッファし、その際に前
   記方式が前記フレームバッファ方式からのデータを同時
   的に入力及び出力させることを特徴とする方式。 ２７、特許請求の範囲第２３項乃至第２６項の内の何れ
   か１項において、前記コントローラが初期的に前記メモ
   リへのデータの読取及び書込をバッファし、初期的にデ
   ータをインターリーブさせ、前記フレームバッファ方式
   からのデータを実効的に同時的に入力及び出力させるこ
   とを特徴とする方式。 ２８、特許請求の範囲第２３項乃至第２７項の内の何れ
   か１項において、前記ビデオ入力及びビデオ出力インタ
   ーフェースの各々は、前記メモリからのデータの貯蔵及
   び検索のシーケンス動作を制御する為に前記プロセサイ
   ンターフェース手段に応答しプログラム可能な制御レジ
   スタを有していることを特徴とする方式。 ２９、特許請求の範囲第２８項において、前記制御レジ
   スタが更に前記プロセサインターフェース手段に応答し
   て読取可能及び書込可能なインターフェースレジスタと
   、前記インターフェースレジスタと通信すべく接続され
   ている作業レジスタとを有しており、前記作業レジスタ
   はメモリからのデータの貯蔵及び検索のシーケンス動作
   を制御することを特徴とする方式。 ３０、ビデオ信号処理方式において、画素データのビデ
   オ信号源へ接続する手段が設けられており、各々がプロ
   セサインターフェースとビデオインターフェースとを具
   備する１群のモジュール型ビデオ処理サブシステムが設
   けらており、前記ビデオインターフェースは画素クロッ
   ク信号とライン同期信号とフレーム同期信号と画素デー
   タとを供給し、前記プロセサインターフェースはプロセ
   サへ接続可能であると共に前記プロセサインターフェー
   スを選択的にイネーブルさせる手段と前記プロセサと選
   択したサブシステムとの間でデータ転送を遅延させる手
   段と共通バスとを具備しており、更にアドレス又はデー
   タとして前記共通バス上のデータを指定する手段が設け
   られていることを特徴とする方式。 ３１、特許請求の範囲第３０項において、前記１群のサ
   ブシステムが、複数個の機能的に異なったサブシステム
   であって且つ複数個の前記異なったサブシステムの少な
   くとも１つが並列操作の為にカスケード接続されている
   ことを特徴とする方式。 ３２、特許請求の範囲第３０項又は第３１項において、
   前記１群のサブシステムは、複数個の機能的に異なった
   サブシステムであって画素データのパイプライン動作に
   よる並列処理を提供する為に複数個の異なったビデオイ
   ンターフェースバスを介して接続されていることを特徴
   とする方式。 ３３、特許請求の範囲第３０項乃至第３２項の内の何れ
   か１項において、前記ビデオインターフェース信号は選
   択的に双方向性であることを特徴とする方式。 ３４、特許請求の範囲第３３項において、前記ビデオイ
   ンターフェース信号の双方向性は前記プロセサインター
   フェース信号に応答してプログラム可能であることを特
   徴とする方式。 ３５、特許請求の範囲第３０項乃至第３４項の内の何れ
   か１項において、前記画素データが少なくとも画素当た
   り１ビットにデジタル化されていることを特徴とする方
   式。 ３６、特許請求の範囲第３０項乃至第３５項の内の何れ
   か１項において、前記画素データはパックされた二進デ
   ータであることを特徴とする方式。 ３７、特許請求の範囲第３０項乃至第３５項の内の何れ
   か１項において、前期画素データが中間調データである
   ことを特徴とする方式。 ３８、特許請求の範囲第３０項乃至第３７項の内の何れ
   か１項において、前記ビデオ信号源がビデオカメラ、デ
   ジタル通信線、及び前記複数個のサブシステムの１つか
   らの何れかであることを特徴とする方式。 ３９、ビデオ情報処理方式において、ビデオ信号を出力
   する為のビデオ信号源が設けられており、ビデオ情報を
   処理する為の複数個のサブシステムからなるモジュール
   ファミリーが設けられており、前記サブシステム間の通
   信手段はビデオインターフェースとプロセサインターフ
   ェースとを有しており、前記ビデオインターフェースは
   画素とラインとフレームとに対して画素データ及び同期
   信号を有しており、前記プロセサインターフェースはプ
   ロセサインターフェース活性化信号と転送遅延信号とデ
   ータ信号とを有しており、各サブシステムは前記ビデオ
   信号の特性化を行なう為に前記ビデオ及びプロセサイン
   ターフェースと会話的に応答する手段を有していること
   を特徴とする方式。 ４０、特許請求の範囲第３９項において、前記ビデオ信
   号が複数個の画像の列であり、前記列はビデオ速度で処
   理する為に画像を出力することを特徴とする方式。 ４１、特許請求の範囲第３９項又は第４０項において、
   少なくとも１つのサブシステムが２つの独立的に動作可
   能なビデオインターフェースと、他方のビデオインター
   フェース上の画素データの転送と同期させる為に一方の
   ビデオインターフェースを介しての画素データの転送を
   遅延させる手段とを有していることを特徴とする方式。 ４２、特許請求の範囲第４０項において、前記画像の列
   は複数個の一時的に離隔された画素データの出力を有し
   ていることを特徴とする方式。 ４３、特許請求の範囲第４２項において、前記画素デー
   タの画像の列が前記サブシステムの第１のものから出力
   され、前記第１サブシステムがその時に現在の一時的な
   出力の間に前記画素同期信号が外部的にアサートされる
   ことに応答して前記第１サブシステムからの次の一時的
   な出力の出力を選択的に禁止する手段を有していること
   を特徴とする方式。 ４４、特許請求の範囲第４３項において、前記画素同期
   信号の前記外部的アサートの解除に応答して前記第１サ
   ブシステムからの次の一時的な出力の出力を選択的にイ
   ネーブルさせる手段を有することを特徴とする方式。 ４５、特許請求の範囲第３９項乃至第４４項の内の何れ
   か１項において、少なくとも１つのサブシステムがディ
   スプレイ装置を直接的に適合性のあるビデオインターフ
   ェース出力を供給することを特徴とする方式。 ４６、特許請求の範囲第４５項において、前記ディスプ
   レイ装置はＣＲＴ、ハードコピー周辺装置、又は標準の
   テレビであることを特徴とする方式。 ４７、特許請求の範囲第３９項乃至第４６項の内の何れ
   か１項において、前記プロセサインターフェースがアド
   レス又は現在インターフェースされているデータ信号の
   データ特性を表すデータ指示信号を有していることを特
   徴とする方式。 ４８、特許請求の範囲第３９項乃至第４６項の内の何れ
   か１項において、前記複数個のサブシステムの少なくと
   も１つは前記プロセサインターフェースに応答して前記
   ビデオインターフェースを介して前記ビデオ信号と選択
   的に通信する手段を有していることを特徴とする方式。 ４９、特許請求の範囲第３９項乃至第４６項の内の何れ
   か１項において、前記複数個のサブシステムの少なくと
   も１つが、現在のフレーム中に前記プロセサインターフ
   ェース信号に応答して次のフレームビデオ処理命令をス
   トアする手段と、前記ビデオ信号を前記ビデオインター
   フェース上で画素データとして供給する手段と、前記前
   にストアした次のフレーム命令に応答して、前記次のフ
   レームが現在のものとなった時に前記ビデオ信号画素デ
   ータの特性化を行なう手段とを有することを特徴とする
   方式。 ５０、特許請求の範囲第３９乃至第４９項の内の何れか
   １項において、前記ビデオ信号源がビデオカメラか又は
   前記複数個のサブシステムの１つであることを特徴とす
   る方式。 ５１、特許請求の範囲第３９乃至第５０項の内の何れか
   １項において、前記ビデオ信号はデジタル化した画素デ
   ータから構成されていることを特徴とする方式。 ５２、特許請求の範囲第３９乃至第５１項の内の何れか
   １項において、前記サブシステムが、システムクロック
   と、前記システムクロックと非同期的に画素データを転
   送する為に前記同期信号に応答する手段とを有すること
   を特徴とする方式。 ５３、特許請求の範囲第３９乃至第５２項の内の何れか
   １項において、複数個の前記サブシステムが同時的に画
   素データを並列的に処理することを特徴とする方式。 ５４、特許請求の範囲第５３項において、複数個のビデ
   オインターフェースバスが複数個のサブシステムのビデ
   オインターフェースの間を独立的に且つ排他的に接続さ
   せることを特徴とする方式。 ５５、特許請求の範囲第５４項において、前記複数個の
   サブシステムが前記複数個のビデオインターフェースバ
   スを使用してパイプライン動作態様で前記画素データを
   処理することを特徴とする方式。 ５６、特許請求の範囲第３９乃至第５５項の内の何れか
   １項において、前記ライン及びフレーム同期信号は前記
   画素データに対して可変的に寸法形成したライン及びフ
   レーム境界を画定することを特徴とする方式。 ５７、特許請求の範囲第３９乃至第５６項の内の何れか
   １項において、前記複数個のサブシステムの少なくとも
   １つが、画素データのＮ×Ｍ窓を構成する窓手段と、前
   記Ｎ×Ｍ窓に関する特性データを供給する抽出手段とを
   有することを特徴とする方式。 ５８、特許請求の範囲第５７項において、前記特性デー
   タを供給する手段が更に前記Ｎ×Ｍ窓に関してＮ＾２並
   列処理を行なう手段を有していることを特徴とする方式
   。 ５９、特許請求の範囲第５７項において、前記窓手段が
   Ｎ×Ｍ窓の移動する列を構成し、且つ前記抽出手段が前
   記Ｎ×Ｍ窓の移動する列に応答して特性データの出力列
   を供給することを特徴とする方式。 ６０、特許請求の範囲第５７項において、Ｎ＝Ｍ＝３で
   あることを特徴とする方式。 ６１、特許請求の範囲第５７項において、Ｎ＝Ｍ＝５で
   あることを特徴とする方式。 ６２、特許請求の範囲第５７項において、前記窓手段が
   、第１及び最後の遅延手段を包含するＮ複数個の遅延手
   段を有しており、各遅延手段はＭ貯蔵ユニットを持って
   おり各遅延手段はＭシフト時間の一時的な遅延を起こさ
   せる為に前記遅延手段のＭ貯蔵ユニット間において単一
   方向に画素データの選択的なシフト動作を与え、前記第
   １遅延手段の入力は前記複数個のサブシステムの１つの
   ビデオインターフェースからの出力画素データを受け取
   るべく接続されており、前記各Ｎ個の遅延手段の出力は
   Ｎ個のビデオインターフェースを持った前記複数個のサ
   ブシステムの第２のもののＮビデオインターフェース入
   力の別の１つに供給され、最後のものを除いて全ての遅
   延手段の出力は次の遅延手段の入力へ供給され、前記Ｎ
   複数個の遅延手段が前記第２サブシステムへＭ個ユニッ
   トの画素データのＮ個の一時的に互い違いとさせた列を
   供給することを特徴とする方式。 ６３、特許請求の範囲第３９項乃至第６２項の内の何れ
   か１項において、前記複数個のサブシステムの少なくと
   も１つが、読取／書込メモリ内に前記画素データを選択
   的に貯蔵及び検索する手段と前記読取／書込メモリと前
   記ビデオインターフェースとの間で前記画素データを通
   信する手段とを具備するフレームバッファ手段を有して
   いることを特徴とする方式。 ６４、特許請求の範囲第３９項乃至第６３項の内の何れ
   か１項において、前記複数個のサブシステムの少なくと
   も１つが、読取／書込メモリ内に前記画素データを選択
   的に貯蔵及び検索する手段と前記読取／書込メモリと前
   記プロセサインターフェースとの間で前記画素データを
   通信する手段とを具備するフレームバッファ手段を有し
   ていることを特徴とする方式。 ６５、特許請求の範囲第３９項乃至第６４項の内の何れ
   か１項において、前記画素データは２次元で規定された
   画像を表す画素のアレイから構成されるデジタル中間調
   データであり、前記複数個のサブシステムの少なくとも
   １つが前記ビデオインターフェースを介してデジタル化
   した中間調データを入力する為のディザー手段を有して
   おり、前記ディザー手段が、プロセサインターフェース
   信号に応答してデジタル化した中間調データの強度特性
   を修正する修正手段と、プロセサインターフェース信号
   に応答して２つの次元の各々を独立的に前記デジタル化
   した中間調データの大きさを選択的に圧縮及び拡大する
   為のスケーリング手段と、前記デジタル化した中間調デ
   ータを可変的にスレッシュホールド処理するプロセサ手
   段とを有しており、前記ディザー手段は入力デジタル化
   中間調ビデオデータを表すディザー処理したバイトーナ
   ル出力を出力することを特徴とする方式。 ６６、特許請求の範囲第３９項乃至第６５項の内の何れ
   か１項において、前記複数個のサブシステムの少なくと
   も１つが、前記プロセサインターフェース信号に応答し
   て前記画素データの統計的解析を表す特性データを出力
   する手段を有していることを特徴とする方式。 ６７、特許請求の範囲第３９項において、前記複数個の
   サブシステムの少なくとも１つが、前記プロセサインタ
   ーフェース信号に応答してビデオインターフェースを介
   して入力としての前記画素データを空間において変換さ
   せる手段を有していることを特徴とする方式。 ６８、特許請求の範囲第３９項において、前記複数個の
   サブシステムの少なくとも１つが、ビデオインターフェ
   ースを介して入力としての画素データからビデオインタ
   ーフェースを介して画素データとしての出力用の特性デ
   ータへ機能的にマッピングする手段を有していることを
   特徴とする方式。 ６９、特許請求の範囲第５７項において、前記複数個の
   サブシステムの少なくとも１つがビデオプロセサ手段を
   有しており、該ビデオプロセサ手段は複数個のビデオイ
   ンターフェースを有しておりその各々のビデオインター
   フェースはインターリーブした態様で前記ビデオプロセ
   サに対し内部的なレジスタをロードする為に前記画素デ
   ータの窓の別々のビデオ列へ接続されており、前記ビデ
   オプロセサが並列でパイプライン構成とした態様で前記
   画素データの窓を処理することを特徴とする方式。 ７０、特許請求の範囲第５８項において、ユーザのシス
   テムへの命令及びユーザへのシステムの応答を通信する
   ユーザインターフェースシステムが設けられていること
   を特徴とする方式。 ７１、特許請求の範囲第５８項において、前記複数個の
   サブシステムが、ビデオ源信号出力を表す画素データを
   ストアする為に前記ビデオ源から前記信号出力へ接続さ
   れているフレームバッファ手段と、時間的に離隔した画
   素データのＭ時間ユニットの複数個のＮ時間互い違いと
   させた列からなるＮ×Ｍ窓を構成する為の窓発生手段と
   を有しており、前記画素データの窓をパイプラインとし
   インターリーブさせた態様で処理することを特徴とする
   方式。 ７２、デジタル化したビデオ情報を処理するビデオ列処
   理方式において、制御信号を供給し且つデータ信号を処
   理する制御プロセサ手段と、各々がデジタルビデオ情報
   列入力とビデオ画素クロック入力と制御信号入力と複数
   個の同期信号入力とを具備する入力ポートを持った複数
   個のビデオ信号処理要素とを有しており、前記複数個の
   ビデオ信号処理要素が、前記制御プロセサへ接続されて
   いるプロセサインターフェースポートを具備すると共に
   入力ポートとプロセサインターフェースポートとを包含
   する複数個のポートの少なくとも１つから受け取られた
   デジタル化ビデオ情報をデジタルメモリ内に貯蔵する為
   及び制御プロセサ手段制御信号に応答して入力ポートと
   出力ポートとプロセサインターフェースポートとを包含
   する複数個のポートの少なくとも１つを介して貯蔵した
   デジタル化ビデオ情報の制御した出力の為の入力及び出
   力ポートを具備するフレームバッファ手段と、プロセサ
   手段からの制御信号に応答してフレームバッファ手段か
   らデジタル化ビデオ情報出力から特性データを抽出する
   為に活性化信号に応答して選択的に活性化可能なプロセ
   サインターフェースポートを具備する特性化手段とを有
   することを特徴とする方式。 ７３、特許請求の範囲第７１項において、検査され且つ
   特性化されるべき装置と、前記制御信号に応答して前記
   装置を初期位置から観測位置へ且つ最終位置へ選択的に
   操作する取り扱い手段と、前記制御信号に応答して前記
   装置を前記観測位置内に位置させた時に前記装置を表す
   デジタル化ビデオ情報を供給する観測手段と、前記デジ
   タル化ビデオ情報を前記フレームバッファ手段へ供給す
   る手段とを有することを特徴とする方式。 ７４、特許請求の範囲第７３項において、前記制御プロ
   セサは前記特性化手段に応答して前記装置を複数個の最
   終位置の１つへ動作させる制御信号を供給することを特
   徴とする方式。 ７５、特許請求の範囲第７４項において、前記装置が半
   導体部品であることを特徴とする方式。 ７６、ビデオ画像処理方式において、デジタル化ビデオ
   画像を取得すると共に代表的な画素データを出力する第
   １手段と、選択した特性を向上させる為に前記ビデオ画
   像を処理すると共に代表的な画素データを出力する第２
   手段と、前記ビデオ画像の特徴抽出に応答して特性化デ
   ータを供給すると共に代表的な画素データを出力する第
   ３手段と、前記特性化データに応答して前記ビデオ画像
   を類分けし且つ代表的な画素データを出力する第４手段
   と、システムクロックとを有しており、且つ前記第１、
   第２、第３、第４手段の各々が更に前記第１、第２、第
   ３、第４手段間で前記画素データと画素同期データとを
   通信する為のビデオインターフェース手段を有しており
   、又前記第１、第２、第３、第４手段の少なくとも２つ
   が前記画素同期データに応答して前記少なくとも２つの
   手段の間の前記画素データを前記システムクロックへ非
   同期的に通信する手段を有していることを特徴とする方
   式。 ７７、制御プロセサへ接続するビデオ情報処理方式にお
   いて、画素データからなるビデオ信号及びライン及びフ
   レーム同期用の信号を供給するビデオ信号手段と、複数
   個のサブシステムとを有しており、前記サブシステムの
   各々は、前記ビデオ信号に応答して画素データを前記サ
   ブシステムへ供給するビデオインターフェース手段と、
   制御プロセサ間でアドレス、制御、データ信号を双方向
   的に通信する為に選択的に作動可能とさせることの可能
   なプロセサインターフェース手段と、サブシステム間の
   夫々のビデオインターフェース手段へ及びビデオ信号手
   段からのビデオ信号を供給する為の複数個の互いに排他
   的なビデオインターフェースバスとを有することを特徴
   とする方式。 ７８、特許請求の範囲第７７項において、システムクロ
   ックを有しており、且つ前記ビデオ信号が更に画素同期
   信号を有しており、又各サブシステムの前記ビデオイン
   ターフェース手段は前記システムクロックと相対的に非
   同期的に画素データを通信する為に前記画素同期信号に
   応答することを特徴とする方式。 ７９、特許請求の範囲第７７項において、各ビデオイン
   ターフェースバスが該ビデオインターフェースバスの他
   のものと相対的に非同期的に動作可能であることを特徴
   とする方式。 ８０、特許請求の範囲第７７項において、前記ビデオイ
   ンターフェースが前記ビデオ信号の双方向通信を提供す
   ることを特徴とする方式。 ８１、特許請求の範囲第７７項において、前記ビデオ信
   号手段が複数個の時間的に離隔したビデオ信号のビデオ
   列を供給することを特徴とする方式。 ８２、特許請求の範囲第８１項において、前記複数個の
   サブシステムは更に遅延手段サブシステムを有しており
   、それは前記第１サブシステムへ入力される前記ビデオ
   列の選択部分の時間的に遅延された出力を選択的に供給
   することを特徴とする方式。 ８３、特許請求の範囲第８２項において、複数個の前記
   遅延手段サブシステムが前記ビデオ列の異なった選択部
   分の時間的に互い違いとした並列出力を供給する様に相
   互接続されていることを特徴とする方式。 ８４、特許請求の範囲第８３項において、前記複数個の
   遅延手段が前記プロセサ手段に応答して前記並列出力を
   供給することを特徴とする方式。 ８５、特許請求の範囲第８３項において、各遅延手段は
   前記ビデオ列の夫々の選択部分をストアする為のシフト
   レジスタを有しており、前記複数個の遅延手段が前記ビ
   デオ列を表す時間的に離隔されたビデオ信号の時間を互
   い違いとさせた移動窓を供給することを特徴とする方式
   。 ８６、特許請求の範囲第８５項において、前記複数個の
   サブシステムの少なくとも１つが、前記ビデオ信号の移
   動窓をインターリーブ並列処理する手段を有しているこ
   とを特徴とする方式。 ８７、特許請求の範囲第８３項において、前記複数個の
   遅延手段が、前記ビデオ列の選択部分の非同期的に時間
   を互い違いとさせた並列出力を供給する為に互いに非同
   期的に動作可能であることを特徴とする方式。 ８８、特許請求の範囲第７７項において、前記複数個の
   サブシステムの少なくとも１つがディスプレイ装置へ接
   続されていることを特徴とする方式。