JPS61281744A - Alarm fetching circuit - Google Patents
Alarm fetching circuitInfo
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- JPS61281744A JPS61281744A JP60124686A JP12468685A JPS61281744A JP S61281744 A JPS61281744 A JP S61281744A JP 60124686 A JP60124686 A JP 60124686A JP 12468685 A JP12468685 A JP 12468685A JP S61281744 A JPS61281744 A JP S61281744A
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- selection
- circuit
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
すＡ朗し→ ヂご々ル仁ヱニ革層？ノフ千にの肋署由で
発生または検出された障害を取り込むアラーム取り込み
回路に関する。[Detailed Description of the Invention] [Industrial Field of Application] Su A Akashi → Diggoru Nieni Leather Layer? The present invention relates to an alarm capture circuit that captures a fault that occurs or is detected due to a faulty station.
従来、この種のアラーム取り込み回路は、装置内で発生
または検出された障害の取り込みの際、装置を構成する
各アラームユニットからの障害情報をマイクロプロセッ
サからのゲート信号およびゲート回路を利用して収集を
行なうものであった。Conventionally, this type of alarm capture circuit collects fault information from each alarm unit that makes up the device by using a gate signal from a microprocessor and a gate circuit when capturing a fault that occurs or is detected within the device. It was intended to be carried out.
第２図はこのようなアラーム取り込み回路の従来例のブ
ロック図である。FIG. 2 is a block diagram of a conventional example of such an alarm capture circuit.
アラームユニット１０１ 、１０２ 、・・・、 １０
８ 、２０１ 、２０２ 。Alarm units 101, 102,..., 10
8, 201, 202.
・・・、２０Ｂ、・・・、 ８０１ 、８０２ 、・・
・、８０８がそれぞれスリーステートバッファ１４０１
、１４０２ 、・・・、 １４０Ｂ 、 １５０１
、１５０２゜・・・、１５０Ｂ、・・・、 ２１０１
、２１０２ 、・・・、 ２１０８の入力に接続され、
マイクロプロセッサ１００１がゲート信号線１１０１，
１１０２゜・・・、 １１０８によってスリーステート
バッファ１４０１〜１４０８、１５０１〜１５０８ 、
・・・、 ２１０１〜２１０８の状態を決めることによ
って信号ｉ １３０１ 、１３０２ 、・・・、 １３
０８から各アラームユニット１０１〜１０８，２０１〜
２０８．・・・、８０１〜８０Ｂからの障害情報を取り
込む。..., 20B, ..., 801, 802, ...
, 808 are three-state buffers 1401, respectively.
, 1402 ,..., 140B , 1501
, 1502°..., 150B,..., 2101
, 2102, ..., 2108,
The microprocessor 1001 connects the gate signal line 1101,
1102°..., 1108 provides three-state buffers 1401 to 1408, 1501 to 1508,
..., 2101 to 2108, the signals i 1301 , 1302 , ..., 13
From 08 to each alarm unit 101 to 108, 201 to
208. ..., takes in failure information from 801 to 80B.
この回路では６４個の障害情報を制御するのに８本の制
御信号線（ゲート信号線１１０１ 、１１０２．・・・
。In this circuit, 8 control signal lines (gate signal lines 1101, 1102, etc.) are used to control 64 pieces of fault information.
.
１１０８）が必要となる。1108) is required.
上述した従来のアラーム取り込み回路においては、装置
を構成しＣいる各アラームユニットからの障害情報を取
り込み制御する際に一つのゲート回路が一つの障害情報
に対応しているため障害情報の数が増すと、１つのパス
ラインに注目すればゲート信号線の数がそれに比例して
増すという欠点があった。In the conventional alarm acquisition circuit described above, when controlling and acquiring failure information from each alarm unit that makes up the device, the number of failure information increases because one gate circuit corresponds to one failure information. However, when focusing on one pass line, the number of gate signal lines increases proportionally.
本発明は、アラームユニット群毎に選択回路を設け、マ
イクロプロセッサからの４選択信号により各選択回路か
ら所定の１個のアラームユニットを選択し、スリーステ
ートバッファを経てマイクロプロセッサに障害情報を取
り込むようにしたものである。The present invention provides a selection circuit for each alarm unit group, selects one predetermined alarm unit from each selection circuit using four selection signals from the microprocessor, and imports fault information into the microprocessor via a three-state buffer. This is what I did.
すなわち、本発明のアラーム取り込み回路は、入力端に
最大ｍ個のアラームユニットが接続され、これらアラー
ムユニットのいずれかを選択する１ないし複数の選択回
路と、各選択回路に対応して設けられ、入力が当該選択
回路の出力に接続されたスリーステートバッファと、１
本（ただし、２”’−”＜ｍ≦２ｎ）の選択信号線によ
って各選択回路に接続されたアラームユニットの所定の
１個を選択し、１本のゲート信号線によって全部のスリ
ーステートバッファの状態を制御し、全部のスリーステ
ートバッファの出力を入力するマイクロプロセッサを有
する。That is, the alarm capture circuit of the present invention has a maximum of m alarm units connected to its input end, one or more selection circuits for selecting any of these alarm units, and one or more selection circuits provided corresponding to each selection circuit, a three-state buffer whose input is connected to the output of the selection circuit;
A predetermined one of the alarm units connected to each selection circuit is selected by the selection signal line (2''-''<m≦2n), and all three-state buffers are connected to each other by one gate signal line. It has a microprocessor that controls the state and inputs the output of all three-state buffers.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のアラーム取り込み回路の一実施例のブ
ロック図である。FIG. 1 is a block diagram of an embodiment of the alarm capture circuit of the present invention.
いずれも８個のアラームユニツ） １０１，１０２．・
・・。(Eight alarm units) 101, 102.・
....
１０８、アラームユニット２０１ 、２０２ 、・・・
、２０Ｂ、・・・、アラームユニツ） ８０１ 、８０
２ 、・・・、８０８がそれぞれ選択回路９０１ 、９
０２ 、・・・、９０８に接続されており、マイクロプ
ロセッサ１００１から３本の選択信号線１２０１ 。108, alarm units 201, 202,...
, 20B, ..., alarm units) 801, 80
2,..., 808 are selection circuits 901, 9, respectively.
02, . . . , 908, and three selection signal lines 1201 from the microprocessor 1001.
１２０２、１２０３により送られてくる選択信号の組合
せ（この場合、２３＝８通り）により各選択回路９０１
゜９０２、・・・、９０８から予め決められた１個のア
ラームユニットが選択される。各選択回路９０１ 、９
０２ 、・・・、９０８の出力とマイクロプロセッサ１
００１の間の信号線１３０１ 、１３０２ 、・・・、
１３０８上にはスリーステートバッファ２２０１ 、
２２０２ 、・・・、２２０Ｂが設けられており、マイ
クロプロセッサ１００１からゲート信号線１２０４によ
り送られてくる制御信号によりその状態が制御されて、
各選択回路９０１ 、９０２ 、・・・、９０８で選択
されたアラームユニットの障害ｆｆ７ Ｎがマイクロプ
ロセッサ１００１に取り込まれる。Each selection circuit 901 is selected by combinations of selection signals sent by 1202 and 1203 (23=8 in this case)
One predetermined alarm unit is selected from 902, . . . , 908. Each selection circuit 901, 9
02,...,908 output and microprocessor 1
Signal lines 1301, 1302, . . . between 001
1308 has a three-state buffer 2201,
2202 , .
The fault ff7N of the alarm unit selected by each selection circuit 901, 902, . . . , 908 is taken into the microprocessor 1001.
６４個の障害情報を制御するのに、従来、の回路（第２
図）では、８本の制御線（信号線１１０１゜１１０２、
・・・、 １１０８）が必要であったが、本実施例では
３＋１＝４本（選択信号線１２０１ 、１２０２ 、１
２０３とゲート信号線１２０４）の制御線で済む。これ
は制御する障害情報が多くなればなる程、その差は大き
くなる。Conventionally, the circuit (second
In the figure), there are eight control lines (signal lines 1101, 1102,
..., 1108), but in this embodiment, 3+1=4 (selection signal lines 1201, 1202, 1
203 and the gate signal line 1204). The difference becomes larger as the amount of fault information to be controlled increases.
以上説明したように本発明は、アラームユニット群毎に
選択回路を設け、マイクロプロセッサからの選択信号に
より各選択回路から所定の１個のアラームユニットを選
択し、スリーステートバッファを経てマイクロプロセッ
サに障害情報を取り込むことにより、より少ない制御線
により障害情報を効率よく取り込むことが可能となる効
果がある。As explained above, the present invention provides a selection circuit for each alarm unit group, selects a predetermined one alarm unit from each selection circuit in response to a selection signal from the microprocessor, and sends the fault to the microprocessor via the three-state buffer. By capturing information, there is an effect that failure information can be efficiently captured using fewer control lines.
第１図は本発明のアラーム取り込み回路の一実施例を示
すブロック図、第２図は従来例のブロック図である。
１０１〜１０８，２０１〜２０８．・・・、８０１〜８
０８：アラームユニット
２２０１ 、２２０２ 、・・・、２２０８ニスリース
テートバツフア１３０１〜１３０８ ：信号線
１２０１ 、１２０２．１２０３：選択信号線１２０４
：ゲート信号線
９０１〜９０８二選択回路FIG. 1 is a block diagram showing an embodiment of the alarm capture circuit of the present invention, and FIG. 2 is a block diagram of a conventional example. 101-108, 201-208. ..., 801-8
08: Alarm units 2201, 2202, ..., 2208 Nissly state buffers 1301 to 1308: Signal lines 1201, 1202.1203: Selection signal line 1204
: Gate signal lines 901-908 two selection circuit
Claims (1)
らアラームユニットのいずれかを選択する１ないし複数
の選択回路と、 各選択回路に対応して設けられ、入力が当該選択回路の
出力に接続されたスリーステートバッファと、 ｎ本（ただし、２＾ｎ＾−＾１＜ｍ≦２＾ｎ）の選択信
号線によつて各選択回路に接続されたアラームユニット
の所定の１個を選択し、１本のゲート信号線によつて全
部のスリーステートバッファの状態を制御し、全部のス
リーステートバッファの出力を入力するマイクロプロセ
ッサを有するアラーム取り込み回路。[Claims] A maximum of m alarm units are connected to the input side, one or more selection circuits are provided for selecting any one of these alarm units, and each selection circuit is provided correspondingly, and the input is connected to the selection circuit. A three-state buffer connected to the output of the circuit, and a predetermined signal of the alarm unit connected to each selection circuit by n selection signal lines (2^n^-^1<m≦2^n). An alarm capture circuit having a microprocessor that selects one buffer, controls the states of all three-state buffers by one gate signal line, and inputs the outputs of all three-state buffers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124686A JPS61281744A (en) | 1985-06-07 | 1985-06-07 | Alarm fetching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124686A JPS61281744A (en) | 1985-06-07 | 1985-06-07 | Alarm fetching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281744A true JPS61281744A (en) | 1986-12-12 |
| JPH0423980B2 JPH0423980B2 (en) | 1992-04-23 |
Family
ID=14891568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124686A Granted JPS61281744A (en) | 1985-06-07 | 1985-06-07 | Alarm fetching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281744A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752994A (en) * | 1980-09-12 | 1982-03-29 | Mitsubishi Electric Corp | Data acquisition device |
| JPS57153329A (en) * | 1981-03-17 | 1982-09-21 | Nec Corp | Data collector by remote control |
-
1985
- 1985-06-07 JP JP60124686A patent/JPS61281744A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752994A (en) * | 1980-09-12 | 1982-03-29 | Mitsubishi Electric Corp | Data acquisition device |
| JPS57153329A (en) * | 1981-03-17 | 1982-09-21 | Nec Corp | Data collector by remote control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0423980B2 (en) | 1992-04-23 |
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