JPS61280767A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPS61280767A JPS61280767A JP60120896A JP12089685A JPS61280767A JP S61280767 A JPS61280767 A JP S61280767A JP 60120896 A JP60120896 A JP 60120896A JP 12089685 A JP12089685 A JP 12089685A JP S61280767 A JPS61280767 A JP S61280767A
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- JP
- Japan
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- frequency
- booster circuit
- booster
- circuit
- output
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
コノ発明ハ、例えハＥＰＲＯＭ、ＥＥＰＲＯＭ、 不揮
発性Ｊ？ＡＨ等の半導体集積回路装置において、電源電
圧よりも高い電圧を発生させるチャージポンプ昇圧回路
に関する。
発性Ｊ？ＡＨ等の半導体集積回路装置において、電源電
圧よりも高い電圧を発生させるチャージポンプ昇圧回路
に関する。
発振周波数制御可能な発振回路の出方端子をドライバー
を介してチャージポンプ昇圧回路の大刀端子に接続した
。
を介してチャージポンプ昇圧回路の大刀端子に接続した
。
ＥＰＲＯＭ、 ＥＥＰＲＯＭ、不揮発性ＲＡＭ等におけ
るメモリーセルへの書き込み、あるいは消去は通常、酸
化膜へ高い電圧を印加し、酸化膜を通してトニネル電流
を流し、フローティングゲートまたは酸化膜境界面のト
ラップに電子を注入することにより行っている。従って
、メモリセルの書き込み量、または消去量は、そのとき
印加される通常２０Ｖ程度の電圧に大きく左右される。
るメモリーセルへの書き込み、あるいは消去は通常、酸
化膜へ高い電圧を印加し、酸化膜を通してトニネル電流
を流し、フローティングゲートまたは酸化膜境界面のト
ラップに電子を注入することにより行っている。従って
、メモリセルの書き込み量、または消去量は、そのとき
印加される通常２０Ｖ程度の電圧に大きく左右される。
すなわち、電圧が低ければ、書き込み、消去量が不十分
になり、誤動作の原因となる。また電圧が高過ぎると酸
化膜に高電界が加わるため、酸化膜にダメージを与え書
き換え可能な回数が低下したり、酸化膜が絶縁破壊に至
ったりする。
になり、誤動作の原因となる。また電圧が高過ぎると酸
化膜に高電界が加わるため、酸化膜にダメージを与え書
き換え可能な回数が低下したり、酸化膜が絶縁破壊に至
ったりする。
また、電圧レベルと共に、印加電圧の立ち上がり時間に
よっても書き込み、消去特性が影響される。第３図は昇
圧回路の立ち上がり時間が速い場合と遅い場合の酸化膜
に加わる電界を表したもので、立ち上がり時間が速いと
酸化膜に加わるピーク電界が大きくなるため、酸化膜に
ダメージを与えてしまうことがわかる。
よっても書き込み、消去特性が影響される。第３図は昇
圧回路の立ち上がり時間が速い場合と遅い場合の酸化膜
に加わる電界を表したもので、立ち上がり時間が速いと
酸化膜に加わるピーク電界が大きくなるため、酸化膜に
ダメージを与えてしまうことがわかる。
この電圧レベルと立ち上がり時間の制御には、従来、例
えば、昇圧レベルに関してはリミッタで立ち上がり時間
に関しては、昇圧回路の特性自体を立ち上がりが遅くな
るように変えるため、昇圧回路に加わる周波数を低くし
たり、ボンピング容量を小さくしたりしていた。また、
第２図（ａ）のように、昇圧レベルに関してはリミッタ
で立ち上がり時間に関しては昇圧回路の負荷にＣＲ時定
数を持った負荷を接続する方法や、第２図（ｂ）のよう
に、昇圧回路の出力を、負帰還を用いた定電圧回路で安
定化し、立ち上がり時間は、基準電圧１０を除々に立ち
上げる方法が採られていた。
えば、昇圧レベルに関してはリミッタで立ち上がり時間
に関しては、昇圧回路の特性自体を立ち上がりが遅くな
るように変えるため、昇圧回路に加わる周波数を低くし
たり、ボンピング容量を小さくしたりしていた。また、
第２図（ａ）のように、昇圧レベルに関してはリミッタ
で立ち上がり時間に関しては昇圧回路の負荷にＣＲ時定
数を持った負荷を接続する方法や、第２図（ｂ）のよう
に、昇圧回路の出力を、負帰還を用いた定電圧回路で安
定化し、立ち上がり時間は、基準電圧１０を除々に立ち
上げる方法が採られていた。
しかし、立ち上がりを遅くするために昇圧回路のボンピ
ング容量を小さくしたり、周波数を下げる方法は、電源
電圧が変動したり、負荷容量がバラツキ等で変わったり
した場合に立ち上がり時間が大きく変動してしまったり
、必要とする電圧レベルまで昇圧出力が上がらない、出
力電流が取り出せなくなったりする等の欠点があった。
ング容量を小さくしたり、周波数を下げる方法は、電源
電圧が変動したり、負荷容量がバラツキ等で変わったり
した場合に立ち上がり時間が大きく変動してしまったり
、必要とする電圧レベルまで昇圧出力が上がらない、出
力電流が取り出せなくなったりする等の欠点があった。
また、昇圧回路の負荷に時定数を持った素子を接続する
方法は、元々昇圧回路の負荷となるメモリセル自体が容
量性であるため、立ち上がり時間をさらに遅くするため
には、大きな容量を必要とし、面積的に不利である。ま
た、温度、負荷変動による特性の変化が大きい等の欠点
があった。
方法は、元々昇圧回路の負荷となるメモリセル自体が容
量性であるため、立ち上がり時間をさらに遅くするため
には、大きな容量を必要とし、面積的に不利である。ま
た、温度、負荷変動による特性の変化が大きい等の欠点
があった。
負帰還を用いた昇圧回路の出力の制御方法は、これらの
問題点を解決するためには効果的であるが、昇圧出力を
、ある分圧比で分圧した電圧と基準電圧を比較して昇圧
出力を制御するのに昇圧レベルが通常２０Ｖと高いため
、分圧比、基準電圧に厳しい精度が要求されること、負
帰還回路系の応答速度によっては発振の恐れもあること
等の欠点があった。
問題点を解決するためには効果的であるが、昇圧出力を
、ある分圧比で分圧した電圧と基準電圧を比較して昇圧
出力を制御するのに昇圧レベルが通常２０Ｖと高いため
、分圧比、基準電圧に厳しい精度が要求されること、負
帰還回路系の応答速度によっては発振の恐れもあること
等の欠点があった。
上記問題点を解決するため本発明は、昇圧回路を駆動す
る周波数に着目し、周波数を変えることによって立ち上
がり時間を制御するようにした。
る周波数に着目し、周波数を変えることによって立ち上
がり時間を制御するようにした。
昇圧回路へ入力するクロックの周波数を下げると開放出
力が下がり、立ち上がり時間が大きくなる。逆に周波数
を上げれば開放出力も上がり、立ち上がり時間が小さく
なる。従って、周波数を変えることにより、昇圧回路の
特性を自由に変えることができる。
力が下がり、立ち上がり時間が大きくなる。逆に周波数
を上げれば開放出力も上がり、立ち上がり時間が小さく
なる。従って、周波数を変えることにより、昇圧回路の
特性を自由に変えることができる。
以下にこの発明の実施例を図面に基づいて詳細に説明す
る。第１図は本発明の簡単なブロック図である。発振回
路２は発振周波数制御回路１によってコントロールされ
ており、発振回路の出力がドライバ３に入力され、チャ
ージポンプ昇圧回路４をドライブしている。発振周波数
制御回路１により発振周波数を変えると、第１図の昇圧
回路の開放出力電圧は、第４図のようになる。また、立
ち上がり時間は、周波数と共に第５図のように変わる。
る。第１図は本発明の簡単なブロック図である。発振回
路２は発振周波数制御回路１によってコントロールされ
ており、発振回路の出力がドライバ３に入力され、チャ
ージポンプ昇圧回路４をドライブしている。発振周波数
制御回路１により発振周波数を変えると、第１図の昇圧
回路の開放出力電圧は、第４図のようになる。また、立
ち上がり時間は、周波数と共に第５図のように変わる。
従って、発振周波数、すなわち昇圧回路への入力周波数
を変えれば、昇圧回路の特性を変えることができる。
を変えれば、昇圧回路の特性を変えることができる。
ＥＰＲＯＭ、 ＥＥＰＲＯＭ、不揮発性ＲＡＭ等で、Ｉ
Ｃ内部に昇圧回路を組み込む場合、前途のように、電圧
レベルと共に、立ち上がり時間がメモリの特性、特に書
き換え特性に影響する。この場合、立ち上がり時間に関
しては数百マイクロ秒以上で立ち上げるようにしないと
酸化膜の破壊等により書き換え回数が減少する。また、
電圧レベルに関しても、高い精度を必要とし、一般的に
は、２０Ｖ±１ｖ程度の精度が要求される。本発明は、
このような昇圧回路に要求される特性を比較的簡単に得
ることができることに特徴がある。すなわち第１図の回
路構成において、発振周波数制御回路１と発振回路２
（これは一般的には、■ＣＯ等）によって、昇圧回路に
低い周波数から、高い周波数へ開放出力が第４図で所望
のレベル以下とならない周波数まで印加する。これは、
低い周波数では、立ち上がり時間が長いことを利用し、
昇圧レベルの不足分は周波数を高くすることによって補
うもので、このようにすれば、出力電圧レベルはツェナ
ーダイオード等の精度の良いリミッタを使うことができ
るため、立ち上がりが遅く （数百マイクロ秒）出力電
圧レベルの精度が良い昇圧回路を比較的簡単に得られる
。本発明は、第２図（ｂ）で示した従来の回路例と比較
しても、出力電圧の精度が無調整で±０．５ｖ程度のも
のが得られる点、発振の心配が−切いらない点などです
ぐれている。
Ｃ内部に昇圧回路を組み込む場合、前途のように、電圧
レベルと共に、立ち上がり時間がメモリの特性、特に書
き換え特性に影響する。この場合、立ち上がり時間に関
しては数百マイクロ秒以上で立ち上げるようにしないと
酸化膜の破壊等により書き換え回数が減少する。また、
電圧レベルに関しても、高い精度を必要とし、一般的に
は、２０Ｖ±１ｖ程度の精度が要求される。本発明は、
このような昇圧回路に要求される特性を比較的簡単に得
ることができることに特徴がある。すなわち第１図の回
路構成において、発振周波数制御回路１と発振回路２
（これは一般的には、■ＣＯ等）によって、昇圧回路に
低い周波数から、高い周波数へ開放出力が第４図で所望
のレベル以下とならない周波数まで印加する。これは、
低い周波数では、立ち上がり時間が長いことを利用し、
昇圧レベルの不足分は周波数を高くすることによって補
うもので、このようにすれば、出力電圧レベルはツェナ
ーダイオード等の精度の良いリミッタを使うことができ
るため、立ち上がりが遅く （数百マイクロ秒）出力電
圧レベルの精度が良い昇圧回路を比較的簡単に得られる
。本発明は、第２図（ｂ）で示した従来の回路例と比較
しても、出力電圧の精度が無調整で±０．５ｖ程度のも
のが得られる点、発振の心配が−切いらない点などです
ぐれている。
本発明は、以上述べたように、チャージポンプ昇圧回路
の入力周波数を制御することにより、簡単に立ち上がり
時間を制御でき、出力電圧レベルのバラツキの少ない昇
圧出力を得ることに効果がある。
の入力周波数を制御することにより、簡単に立ち上がり
時間を制御でき、出力電圧レベルのバラツキの少ない昇
圧出力を得ることに効果がある。
第１図は本発明にかかるチャージポンプ昇圧回路のブロ
ック図、第２図（ａ）と（ｂ）はそれぞれ従来の昇圧回
路のブロック図、第３図は、酸化膜に加わる電界と時間
の関係図、第４図は、チャージポンプ昇圧回路単体の入
力周波数と昇圧出力の関係図、第５図は、周波数と立ち
上がり時間の関係図である。 １−・−・−・・発振周波数制御回路 ２−・・−一一一発振回路 ３−−−−−−・ドライバ ４−・−・・−チャージポンプ昇圧回路５ ・−・−−
−一・リミッタ 以上 出願人 セイコー電子工業株式会社 千マーヴ才ぐンプ昇斥回峯トＯフ′ロツ７図第１図 夜来の１つ１回路のプ゛ロ１７区 第 ２図（ａ） ′！５２図（ｂ） 時間 入ｆｙ周刻叉テ 第４図 第５図
ック図、第２図（ａ）と（ｂ）はそれぞれ従来の昇圧回
路のブロック図、第３図は、酸化膜に加わる電界と時間
の関係図、第４図は、チャージポンプ昇圧回路単体の入
力周波数と昇圧出力の関係図、第５図は、周波数と立ち
上がり時間の関係図である。 １−・−・−・・発振周波数制御回路 ２−・・−一一一発振回路 ３−−−−−−・ドライバ ４−・−・・−チャージポンプ昇圧回路５ ・−・−−
−一・リミッタ 以上 出願人 セイコー電子工業株式会社 千マーヴ才ぐンプ昇斥回峯トＯフ′ロツ７図第１図 夜来の１つ１回路のプ゛ロ１７区 第 ２図（ａ） ′！５２図（ｂ） 時間 入ｆｙ周刻叉テ 第４図 第５図
Claims (1)
- 発振周波数制御回路により、周波数が変化する発振回路
の出力が、ドライバを通してチャージポンプ昇圧回路に
接続されていることを特徴とする昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120896A JPS61280767A (ja) | 1985-06-04 | 1985-06-04 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120896A JPS61280767A (ja) | 1985-06-04 | 1985-06-04 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280767A true JPS61280767A (ja) | 1986-12-11 |
Family
ID=14797674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120896A Pending JPS61280767A (ja) | 1985-06-04 | 1985-06-04 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280767A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217970A (ja) * | 1987-03-03 | 1988-09-12 | Nec Corp | 半導体集積回路 |
| JPS6439263A (en) * | 1987-08-03 | 1989-02-09 | Sharp Kk | Output voltage stabilization in booster circuit |
| JP2008148536A (ja) * | 2006-12-11 | 2008-06-26 | Samsung Electronics Co Ltd | 電圧昇圧装置、電圧昇降圧装置及び液晶表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694962A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Transformerless type dc/dc converter |
-
1985
- 1985-06-04 JP JP60120896A patent/JPS61280767A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694962A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Transformerless type dc/dc converter |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63217970A (ja) * | 1987-03-03 | 1988-09-12 | Nec Corp | 半導体集積回路 |
| JPS6439263A (en) * | 1987-08-03 | 1989-02-09 | Sharp Kk | Output voltage stabilization in booster circuit |
| JP2008148536A (ja) * | 2006-12-11 | 2008-06-26 | Samsung Electronics Co Ltd | 電圧昇圧装置、電圧昇降圧装置及び液晶表示装置 |
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