JPH09233699A - Ｐｃｍｃｉａパワーインタフェースデバイス及びその動作方法 - Google Patents
Ｐｃｍｃｉａパワーインタフェースデバイス及びその動作方法Info
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- JPH09233699A JPH09233699A JP8028464A JP2846496A JPH09233699A JP H09233699 A JPH09233699 A JP H09233699A JP 8028464 A JP8028464 A JP 8028464A JP 2846496 A JP2846496 A JP 2846496A JP H09233699 A JPH09233699 A JP H09233699A
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M3/073—Charge pumps of the Schenkel-type
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Abstract
(57)【要約】 （修正有）
【課題】 改善されたＰＣＭＣＩＡパワーインタフェー
スデバイス及びその動作方法を提供する。 【解決手段】 ＮチャネルＭＯＳＦＥＴスイッチと、こ
のＭＯＳＦＥＴのゲートを徐々に充電するためのチャー
ジポンプと、ゲートを徐々に放電するための放電回路
と、ＭＯＳＦＥＴを時間依存ブレークダウンから保護す
るためのダイオードクランプとを含み、ＭＯＳＦＥＴの
ターンオフ時間が放電回路に用いられているコンデンサ
とＭＯＳＦＥＴのゲートの静電容量の比によって調整可
能となっている。
スデバイス及びその動作方法を提供する。 【解決手段】 ＮチャネルＭＯＳＦＥＴスイッチと、こ
のＭＯＳＦＥＴのゲートを徐々に充電するためのチャー
ジポンプと、ゲートを徐々に放電するための放電回路
と、ＭＯＳＦＥＴを時間依存ブレークダウンから保護す
るためのダイオードクランプとを含み、ＭＯＳＦＥＴの
ターンオフ時間が放電回路に用いられているコンデンサ
とＭＯＳＦＥＴのゲートの静電容量の比によって調整可
能となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、電力管理に関す
る。特に、本発明はＰＣＭＣＩＡカードに供給される電
力を管理するパワーインタフェースデバイスに関する。
る。特に、本発明はＰＣＭＣＩＡカードに供給される電
力を管理するパワーインタフェースデバイスに関する。
【０００２】
【従来の技術】ＰＣＭＣＩＡカードの用途は、フラッシ
ュメモリから手持形医療機器にいたる、ほとんど全ての
コンピュータ関連応用分野に広がっている。ＰＣＭＣＩ
Ａカードは、例えば携帯用コンピュータのようなホスト
デバイス内に標準６８ピンコネクタによって差し込まれ
て使用される。典型的なＰＣＭＣＩＡシステムでは、ホ
ストデバイスは、３．３Ｖ、５Ｖ、１２Ｖの電源、ＰＣ
ＭＣＩＡコントローラ、及びＰＣＭＣＩＡパワーインタ
フェースデバイスを含んでいる。ＰＣＭＣＩＡコントロ
ーラはＩ／Ｏバスを介してポーリングし、ＰＣＭＣＩＡ
カードがそのＶppピン及びＶccピンにどの電圧を必要と
しているか判定し、その情報をコントロールバスを介し
てパワーインタフェースデバイスへ伝える。それに応答
して、パワーインタフェースデバイスは要求された電圧
をＰＣＭＣＩＡカードのＶppピン及びＶccピンに供給す
る。動作電圧はＶccピンに供給され、読み出し、書き込
み、及び消去電圧はＶppピンに供給される。ＰＣＭＣＩ
Ａ標準規格に従うと、パワーインタフェースデバイス
は、Ｖccピンに０Ｖ、３．３Ｖ、及び５Ｖの電圧を選択
的に供給し、Ｖppピンに０Ｖ、３．３Ｖ、５．０Ｖ、及
び１２Ｖの電圧を選択的に供給しなければならない。
ュメモリから手持形医療機器にいたる、ほとんど全ての
コンピュータ関連応用分野に広がっている。ＰＣＭＣＩ
Ａカードは、例えば携帯用コンピュータのようなホスト
デバイス内に標準６８ピンコネクタによって差し込まれ
て使用される。典型的なＰＣＭＣＩＡシステムでは、ホ
ストデバイスは、３．３Ｖ、５Ｖ、１２Ｖの電源、ＰＣ
ＭＣＩＡコントローラ、及びＰＣＭＣＩＡパワーインタ
フェースデバイスを含んでいる。ＰＣＭＣＩＡコントロ
ーラはＩ／Ｏバスを介してポーリングし、ＰＣＭＣＩＡ
カードがそのＶppピン及びＶccピンにどの電圧を必要と
しているか判定し、その情報をコントロールバスを介し
てパワーインタフェースデバイスへ伝える。それに応答
して、パワーインタフェースデバイスは要求された電圧
をＰＣＭＣＩＡカードのＶppピン及びＶccピンに供給す
る。動作電圧はＶccピンに供給され、読み出し、書き込
み、及び消去電圧はＶppピンに供給される。ＰＣＭＣＩ
Ａ標準規格に従うと、パワーインタフェースデバイス
は、Ｖccピンに０Ｖ、３．３Ｖ、及び５Ｖの電圧を選択
的に供給し、Ｖppピンに０Ｖ、３．３Ｖ、５．０Ｖ、及
び１２Ｖの電圧を選択的に供給しなければならない。
【０００３】通常のＰＣＭＣＩＡは、パワーインタフェ
ースデバイスが高電位側スイッチングを用いること、即
ち、全ての負荷をハードワイヤによって接地し、各負荷
のオン／オフ状態を負荷の電源入力と外部直流電源との
間に接続されたスイッチによって制御することを必要と
している。流れる電流が小さい場合は、スイッチとして
Ｐチャネルデバイスを用いることができる。Ｐチャネル
デバイスのオン抵抗はＮチャネルデバイスに較べて比較
的大きいため、電流が大きい場合はＮチャネルスイッチ
が必要である。Ｎチャネルスイッチをターンオンするの
に、通常、Ｎチャネルスイッチのゲート電位をソースに
対し約１０Ｖ以上高くすることのできる、本来的に遅い
チャージポンプ回路が用いられる。
ースデバイスが高電位側スイッチングを用いること、即
ち、全ての負荷をハードワイヤによって接地し、各負荷
のオン／オフ状態を負荷の電源入力と外部直流電源との
間に接続されたスイッチによって制御することを必要と
している。流れる電流が小さい場合は、スイッチとして
Ｐチャネルデバイスを用いることができる。Ｐチャネル
デバイスのオン抵抗はＮチャネルデバイスに較べて比較
的大きいため、電流が大きい場合はＮチャネルスイッチ
が必要である。Ｎチャネルスイッチをターンオンするの
に、通常、Ｎチャネルスイッチのゲート電位をソースに
対し約１０Ｖ以上高くすることのできる、本来的に遅い
チャージポンプ回路が用いられる。
【０００４】従って、ＰＣＭＣＩＡパワーインタフェー
スデバイスは、通常、Ｖccピン及びＶppピンへ供給され
る電圧を管理するため、ＮチャネルパワーＭＯＳＦＥＴ
スイッチを含んでいる。これらのＭＯＳＦＥＴスイッチ
は、望ましくない電流スパイクを避けるため徐々にター
ンオンすることが望ましい。このような電流スパイク
は、十分低減されていないと、ホストデバイスの電源を
プルダウンし、インタフェースデバイスのロジックに不
確定状態を引き起こすことがある。しかしながら、従来
のインタフェースデバイスでは、注意しないと、Ｖccラ
インのスイッチング（例えばＶccピンの５Ｖから３．３
Ｖへの切り替え）時に、電流スパイクが発生することが
ある。
スデバイスは、通常、Ｖccピン及びＶppピンへ供給され
る電圧を管理するため、ＮチャネルパワーＭＯＳＦＥＴ
スイッチを含んでいる。これらのＭＯＳＦＥＴスイッチ
は、望ましくない電流スパイクを避けるため徐々にター
ンオンすることが望ましい。このような電流スパイク
は、十分低減されていないと、ホストデバイスの電源を
プルダウンし、インタフェースデバイスのロジックに不
確定状態を引き起こすことがある。しかしながら、従来
のインタフェースデバイスでは、注意しないと、Ｖccラ
インのスイッチング（例えばＶccピンの５Ｖから３．３
Ｖへの切り替え）時に、電流スパイクが発生することが
ある。
【０００５】また、従来のインタフェースデバイスはブ
レークダウンを生じやすい。パワーＭＯＳＦＥＴスイッ
チのゲート酸化物は、通常は高電圧にさらされたときし
か破損しないが、低い電圧でも、長時間さらされること
によってＭＯＳＦＥＴの機能が損なわれることがある。
この現象は、しばしば時間依存ブレークダウン（timede
pendent breakdown）と呼ばれており、パワーインタフ
ェースデバイスの長期信頼性に問題を引き起こしてい
る。
レークダウンを生じやすい。パワーＭＯＳＦＥＴスイッ
チのゲート酸化物は、通常は高電圧にさらされたときし
か破損しないが、低い電圧でも、長時間さらされること
によってＭＯＳＦＥＴの機能が損なわれることがある。
この現象は、しばしば時間依存ブレークダウン（timede
pendent breakdown）と呼ばれており、パワーインタフ
ェースデバイスの長期信頼性に問題を引き起こしてい
る。
【０００６】
【発明が解決しようとする課題】従って、本発明の主な
目的は、電流スパイクを抑えるべくＭＯＳＦＥＴスイッ
チを徐々にスイッチングさせることができると共に、時
間依存ブレークダウンしにくいように、改善されたＰＣ
ＭＣＩＡパワーインタフェースデバイス及びその動作方
法を提供することである。
目的は、電流スパイクを抑えるべくＭＯＳＦＥＴスイッ
チを徐々にスイッチングさせることができると共に、時
間依存ブレークダウンしにくいように、改善されたＰＣ
ＭＣＩＡパワーインタフェースデバイス及びその動作方
法を提供することである。
【０００７】
【課題を解決するための手段】本発明によると、従来に
較べ数々の利点を有するＰＣＭＣＩＡカードの電力管理
に適した改善されたパワーインタフェースデバイスが提
供される。本発明によるパワーインタフェースデバイス
は、Ｖccピン及びＶppピンに３．３Ｖ及び５Ｖの電圧を
供給するため、ＮチャネルパワーＭＯＳＦＥＴを含んで
いる。これらのＮチャネルＭＯＳＦＥＴを徐々にオンま
たはオフするため、内部チャージポンプが用いられる。
１２Ｖの電圧では要求される電流が、電圧が３．３Ｖま
たは５Ｖの場合に較べてずっと小さいため、Ｖppピンに
加えられる１２Ｖの電圧を管理するのには、Ｐチャネル
パワーＭＯＳＦＥＴが用いられる。ＰチャネルＭＯＳＦ
ＥＴは、チャージポンプ回路を用いる代わりに、ＭＯＳ
キャパシタを含むエンハンスメント回路によって徐々に
ターンオンされる。ＰチャネルＭＯＳＦＥＴのターンオ
ン速度は、ＭＯＳキャパシタとＰチャネルＭＯＳＦＥＴ
のゲートのキャパシタンスの比によって決定される。こ
の特徴は、ＰチャネルＭＯＳＦＥＴのターンオン速度を
広い温度範囲に渡って非常に正確に制御できるため有利
である。また、ターンオン速度が、ＭＯＳキャパシタの
面積をゲートキャパシタンス面積で割った値に比例する
ため、ＰチャネルＭＯＳＦＥＴのターンオン速度を所望
の速さに低下させることが、同時に放電回路のダイに占
める面積を減少させることになる。従って、Ｐチャネル
ＭＯＳＦＥＴスイッチのターンオンに起因する電流スパ
イクを抑制すると同時に、ＭＯＳキャパシタのサイズを
小さくすることができる。
較べ数々の利点を有するＰＣＭＣＩＡカードの電力管理
に適した改善されたパワーインタフェースデバイスが提
供される。本発明によるパワーインタフェースデバイス
は、Ｖccピン及びＶppピンに３．３Ｖ及び５Ｖの電圧を
供給するため、ＮチャネルパワーＭＯＳＦＥＴを含んで
いる。これらのＮチャネルＭＯＳＦＥＴを徐々にオンま
たはオフするため、内部チャージポンプが用いられる。
１２Ｖの電圧では要求される電流が、電圧が３．３Ｖま
たは５Ｖの場合に較べてずっと小さいため、Ｖppピンに
加えられる１２Ｖの電圧を管理するのには、Ｐチャネル
パワーＭＯＳＦＥＴが用いられる。ＰチャネルＭＯＳＦ
ＥＴは、チャージポンプ回路を用いる代わりに、ＭＯＳ
キャパシタを含むエンハンスメント回路によって徐々に
ターンオンされる。ＰチャネルＭＯＳＦＥＴのターンオ
ン速度は、ＭＯＳキャパシタとＰチャネルＭＯＳＦＥＴ
のゲートのキャパシタンスの比によって決定される。こ
の特徴は、ＰチャネルＭＯＳＦＥＴのターンオン速度を
広い温度範囲に渡って非常に正確に制御できるため有利
である。また、ターンオン速度が、ＭＯＳキャパシタの
面積をゲートキャパシタンス面積で割った値に比例する
ため、ＰチャネルＭＯＳＦＥＴのターンオン速度を所望
の速さに低下させることが、同時に放電回路のダイに占
める面積を減少させることになる。従って、Ｐチャネル
ＭＯＳＦＥＴスイッチのターンオンに起因する電流スパ
イクを抑制すると同時に、ＭＯＳキャパシタのサイズを
小さくすることができる。
【０００８】Ｖccピンに加えられる電力を管理するＮチ
ャネルＭＯＳＦＥＴスイッチのゲートは、放電用ＭＯＳ
キャパシタを有する放電回路に接続されている。この放
電回路によってこれらのＮチャネルＭＯＳＦＥＴスイッ
チのゲートは徐々に放電され、ＮチャネルＭＯＳＦＥＴ
スイッチは徐々にターンオフする。これらのスイッチを
徐々にターンオフすることによって、Ｖccの切り替わり
時に発生する望ましくない電流スパイクを減少させるこ
とができる。上述したように、Ｖcc用ＭＯＳＦＥＴスイ
ッチのターンオフ速度も、同じようにキャパシタの比に
よって制御することができる。この特徴によって、Ｖcc
スイッチのターンオフ速度を広い温度範囲に渡って容易
にかつ正確に制御することができる。好適実施例では、
ＰチャネルＭＯＳＦＥＴを徐々にターンオンするのに用
いられるエンハンスメント回路は、ＮチャネルＭＯＳＦ
ＥＴを徐々にターンオフするのに用いられる放電回路と
同一である。
ャネルＭＯＳＦＥＴスイッチのゲートは、放電用ＭＯＳ
キャパシタを有する放電回路に接続されている。この放
電回路によってこれらのＮチャネルＭＯＳＦＥＴスイッ
チのゲートは徐々に放電され、ＮチャネルＭＯＳＦＥＴ
スイッチは徐々にターンオフする。これらのスイッチを
徐々にターンオフすることによって、Ｖccの切り替わり
時に発生する望ましくない電流スパイクを減少させるこ
とができる。上述したように、Ｖcc用ＭＯＳＦＥＴスイ
ッチのターンオフ速度も、同じようにキャパシタの比に
よって制御することができる。この特徴によって、Ｖcc
スイッチのターンオフ速度を広い温度範囲に渡って容易
にかつ正確に制御することができる。好適実施例では、
ＰチャネルＭＯＳＦＥＴを徐々にターンオンするのに用
いられるエンハンスメント回路は、ＮチャネルＭＯＳＦ
ＥＴを徐々にターンオフするのに用いられる放電回路と
同一である。
【０００９】本発明による別の実施例では、時間依存ブ
レークダウンに対しインタフェースデバイスの内部Ｎチ
ャネルパワーＭＯＳＦＥＴスイッチを保護するため、ダ
イオードクランプが提供される。ダイオードクランプは
ＮチャネルＭＯＳＦＥＴの基板内部に形成され、ダイの
有効利用が図られている。
レークダウンに対しインタフェースデバイスの内部Ｎチ
ャネルパワーＭＯＳＦＥＴスイッチを保護するため、ダ
イオードクランプが提供される。ダイオードクランプは
ＮチャネルＭＯＳＦＥＴの基板内部に形成され、ダイの
有効利用が図られている。
【００１０】
【発明の実施の形態】図１は、本発明によるＰＣＭＣＩ
Ａパワーインタフェースデバイス１００のブロック図で
ある。１以上の電源（図示せず）によって、３．３Ｖ、
５Ｖ及び１２Ｖの電圧が、それぞれデバイス１００の端
子１３２、１３４、１３６に供給されている。
Ａパワーインタフェースデバイス１００のブロック図で
ある。１以上の電源（図示せず）によって、３．３Ｖ、
５Ｖ及び１２Ｖの電圧が、それぞれデバイス１００の端
子１３２、１３４、１３６に供給されている。
【００１１】デバイス１００は、３．３Ｖ、５Ｖ、また
は１２Ｖの電圧を選択的にＶppピン１１０に伝達するべ
く、Ｖppスイッチ１０４、１０６、及び１０８のオン／
オフ状態を制御するＶppコントローラ１０２を含んでい
る。また、Ｖccコントローラ１１２は、Ｖccスイッチ１
１４及び１１６のオン／オフ状態を制御して、３．３Ｖ
または５Ｖの電圧のどちらかをＶccピン１１８に選択的
に伝達する。Ｖppピン１１０に接続されているスイッチ
１３０は、Ｖppコントローラ１０２からの制御信号に応
答してＶppピン１１０をグランド電位に落とす働きをす
る。Ｖppピン１１０からは、消去、読み出し及び書き込
みプログラム電圧がＰＣＭＣＩＡカード１３８の端子１
３７に供給され、一方Ｖccピン１１８からはカード１３
８の端子１３９に動作電圧が供給される。ＰＣＭＣＩＡ
カード１３８には、データ、アドレス、及び制御端子も
含まれるが、これらの端子は従来と同様であり、図を見
やすくするため本図では図示しない。
は１２Ｖの電圧を選択的にＶppピン１１０に伝達するべ
く、Ｖppスイッチ１０４、１０６、及び１０８のオン／
オフ状態を制御するＶppコントローラ１０２を含んでい
る。また、Ｖccコントローラ１１２は、Ｖccスイッチ１
１４及び１１６のオン／オフ状態を制御して、３．３Ｖ
または５Ｖの電圧のどちらかをＶccピン１１８に選択的
に伝達する。Ｖppピン１１０に接続されているスイッチ
１３０は、Ｖppコントローラ１０２からの制御信号に応
答してＶppピン１１０をグランド電位に落とす働きをす
る。Ｖppピン１１０からは、消去、読み出し及び書き込
みプログラム電圧がＰＣＭＣＩＡカード１３８の端子１
３７に供給され、一方Ｖccピン１１８からはカード１３
８の端子１３９に動作電圧が供給される。ＰＣＭＣＩＡ
カード１３８には、データ、アドレス、及び制御端子も
含まれるが、これらの端子は従来と同様であり、図を見
やすくするため本図では図示しない。
【００１２】デコーディング論理回路１２０は、通常の
コンタクトマスクプログラマブル論理回路であり、Ｖpp
コントローラ１０２とＶccコントローラ１１２の両方に
接続されている。従来のＰＣＭＣＩＡコントローラ（図
示せず）がＰＣＭＣＩＡカード１３８に対しポーリング
して、ＰＣＭＣＩＡカード１３８がそのＶpp及びＶcc端
子にどの電圧を必要としているかを判断する。この情報
は制御バス１２１を介して論理回路１２０へ伝えられ、
それに応じて論理回路１２０は、スイッチ１０４、１０
６、または１０８を介してＶppピン１１０に適切な電圧
を供給するようＶppコントローラ１０２に指令を出すと
共に、スイッチ１１４または１１６を介してＶccピン１
１８に適切な電圧を供給するようＶccコントローラ１１
２に指令を出す。
コンタクトマスクプログラマブル論理回路であり、Ｖpp
コントローラ１０２とＶccコントローラ１１２の両方に
接続されている。従来のＰＣＭＣＩＡコントローラ（図
示せず）がＰＣＭＣＩＡカード１３８に対しポーリング
して、ＰＣＭＣＩＡカード１３８がそのＶpp及びＶcc端
子にどの電圧を必要としているかを判断する。この情報
は制御バス１２１を介して論理回路１２０へ伝えられ、
それに応じて論理回路１２０は、スイッチ１０４、１０
６、または１０８を介してＶppピン１１０に適切な電圧
を供給するようＶppコントローラ１０２に指令を出すと
共に、スイッチ１１４または１１６を介してＶccピン１
１８に適切な電圧を供給するようＶccコントローラ１１
２に指令を出す。
【００１３】デバイス１００の温度が約１６０℃に達し
たときデバイス１００の動作を停止させるため、サーマ
ルシャットダウン回路１２４が論理回路１２０と出力フ
ラグ１２６に接続されているとよい。このようなサーマ
ルシャットダウン回路は本分野では公知であり、本明細
書ではこれ以上述べない。
たときデバイス１００の動作を停止させるため、サーマ
ルシャットダウン回路１２４が論理回路１２０と出力フ
ラグ１２６に接続されているとよい。このようなサーマ
ルシャットダウン回路は本分野では公知であり、本明細
書ではこれ以上述べない。
【００１４】内部オシレータ１２８はＶppコントローラ
１０２とＶccコントローラ１１２の両方に接続されてお
り、これらのコントローラを駆動する。オシレータ１２
８は周波数約１００ＫＨzの方形波を出力する。
１０２とＶccコントローラ１１２の両方に接続されてお
り、これらのコントローラを駆動する。オシレータ１２
８は周波数約１００ＫＨzの方形波を出力する。
【００１５】図２を参照されたい。Ｖccコントローラ１
１２は、ＮチャネルパワーＭＯＳＦＥＴスイッチ１１４
及び１１６のゲートを駆動するための回路２００を含ん
でいる。説明を簡潔にするため、回路２００の動作はス
イッチ１１４に関してのみ説明する。回路２００は、チ
ャージポンプ２００ａ及び放電回路２００ｂを含んでい
る。チャージポンプ２００ａは、Ｎチャネルスイッチ１
１４のゲートを漸進的に充電し（即ち、ゲート電圧を引
き上げることによってゲート−ソース間のキャパシタン
スを増加させ）、それによってスイッチ１１４を徐々に
ターンオンする。放電回路２００ｂは、スイッチ１１４
のゲートを漸進的に放電してスイッチ１１４を徐々にタ
ーンオフする。
１２は、ＮチャネルパワーＭＯＳＦＥＴスイッチ１１４
及び１１６のゲートを駆動するための回路２００を含ん
でいる。説明を簡潔にするため、回路２００の動作はス
イッチ１１４に関してのみ説明する。回路２００は、チ
ャージポンプ２００ａ及び放電回路２００ｂを含んでい
る。チャージポンプ２００ａは、Ｎチャネルスイッチ１
１４のゲートを漸進的に充電し（即ち、ゲート電圧を引
き上げることによってゲート−ソース間のキャパシタン
スを増加させ）、それによってスイッチ１１４を徐々に
ターンオンする。放電回路２００ｂは、スイッチ１１４
のゲートを漸進的に放電してスイッチ１１４を徐々にタ
ーンオフする。
【００１６】回路２００の端子２０６には供給電圧ＶDD
が供給されている。論理回路１２０（図１）からハイレ
ベルの制御信号がＮＡＮＤゲート２１２の入力とＮＯＲ
ゲート２４６の入力に供給されると、チャージポンプ２
００ａがイネーブルされると同時に放電回路２００ｂが
ディスエーブルされる。このハイレベルの信号はレベル
シフト回路２３２にも同時に供給されるが、この回路に
ついては後に説明する。オシレータ１２８からの信号が
ハイレベルになると、ＮＡＮＤゲート２１２の出力（ノ
ード２１４）はローレベルとなり、キャパシタＣ1が電
流源２１６により概ねＶDDからショトキーダイオードＤ
１の両端の電圧を差し引いた値に充電される。ショット
キーダイオードＤ１乃至Ｄ４は同一の素子であり、これ
らのショットキーダイオードの各々の両端の電圧降下は
互いに等しく、以後“ショットキー電圧降下”と呼ぶ。
続いてオシレータ１２８からの信号がローレベルに変化
すると、ノード２１４の電位がＶDDへと上昇し、それに
よってノード２１８の電位が約２×ＶDDからショットキ
ー電圧降下を引いた値に近づく。このときノード２２２
はインバータ２２０によってローレベルになっており、
キャパシタＣ2がキャパシタＣ1によって概ね２×ＶDDか
らショットキー電圧降下２つ分を差し引いた値に充電さ
れる。再度オシレータ１２８の出力がハイレベルに変化
すると、ノード２２２の電位がＶDDへと上昇し、ノード
２２５の電位が概ね３×ＶDDからショットキー電圧降下
２つ分を差し引いた値に近づき、キャパシタＣ3がキャ
パシタＣ2により概ね３×ＶDDからショットキー電圧降
下３つ分を引いた値に充電される。さらにオシレータ１
２８からの出力の次の変化では、ノード２２６の電位が
概ね４×ＶDDからショットキー電圧降下３つ分を差し引
いた値に上昇する。ショットキーダイオードＤ１乃至Ｄ
４によって、電流がスイッチ１１４のゲートに向かって
のみ流れるようになっている。
が供給されている。論理回路１２０（図１）からハイレ
ベルの制御信号がＮＡＮＤゲート２１２の入力とＮＯＲ
ゲート２４６の入力に供給されると、チャージポンプ２
００ａがイネーブルされると同時に放電回路２００ｂが
ディスエーブルされる。このハイレベルの信号はレベル
シフト回路２３２にも同時に供給されるが、この回路に
ついては後に説明する。オシレータ１２８からの信号が
ハイレベルになると、ＮＡＮＤゲート２１２の出力（ノ
ード２１４）はローレベルとなり、キャパシタＣ1が電
流源２１６により概ねＶDDからショトキーダイオードＤ
１の両端の電圧を差し引いた値に充電される。ショット
キーダイオードＤ１乃至Ｄ４は同一の素子であり、これ
らのショットキーダイオードの各々の両端の電圧降下は
互いに等しく、以後“ショットキー電圧降下”と呼ぶ。
続いてオシレータ１２８からの信号がローレベルに変化
すると、ノード２１４の電位がＶDDへと上昇し、それに
よってノード２１８の電位が約２×ＶDDからショットキ
ー電圧降下を引いた値に近づく。このときノード２２２
はインバータ２２０によってローレベルになっており、
キャパシタＣ2がキャパシタＣ1によって概ね２×ＶDDか
らショットキー電圧降下２つ分を差し引いた値に充電さ
れる。再度オシレータ１２８の出力がハイレベルに変化
すると、ノード２２２の電位がＶDDへと上昇し、ノード
２２５の電位が概ね３×ＶDDからショットキー電圧降下
２つ分を差し引いた値に近づき、キャパシタＣ3がキャ
パシタＣ2により概ね３×ＶDDからショットキー電圧降
下３つ分を引いた値に充電される。さらにオシレータ１
２８からの出力の次の変化では、ノード２２６の電位が
概ね４×ＶDDからショットキー電圧降下３つ分を差し引
いた値に上昇する。ショットキーダイオードＤ１乃至Ｄ
４によって、電流がスイッチ１１４のゲートに向かって
のみ流れるようになっている。
【００１７】レベルシフト回路２３２は、論理回路１２
０（図１）から入力されたハイレベルの制御信号を反転
して、ローレベル信号をＰチャネルスイッチ２３０のゲ
ートに供給する。それに応じてスイッチ２３０はターン
オンし、電流がダイオードＤ４のカソードから出力スイ
ッチ１１４のゲートへと流れることができるようにな
り、出力スイッチ１１４のゲートは漸進的に充電され
る。ダイオードＤ４のカソードの電圧がその最大値（約
４×ＶDDからショットキー電圧降下４つ分を引いた値）
に近づくにつれ、スイッチ１１４のゲートはフル充電状
態に近づき、その結果スイッチ１１４が完全にターンオ
ンする。レベルシフト回路２３２は、単にそのソースが
グランドに接続され、そのドレインが大きな抵抗を介し
てダイオードＤ４に接続されているようなＮチャネルト
ランジスタとすることができる。
０（図１）から入力されたハイレベルの制御信号を反転
して、ローレベル信号をＰチャネルスイッチ２３０のゲ
ートに供給する。それに応じてスイッチ２３０はターン
オンし、電流がダイオードＤ４のカソードから出力スイ
ッチ１１４のゲートへと流れることができるようにな
り、出力スイッチ１１４のゲートは漸進的に充電され
る。ダイオードＤ４のカソードの電圧がその最大値（約
４×ＶDDからショットキー電圧降下４つ分を引いた値）
に近づくにつれ、スイッチ１１４のゲートはフル充電状
態に近づき、その結果スイッチ１１４が完全にターンオ
ンする。レベルシフト回路２３２は、単にそのソースが
グランドに接続され、そのドレインが大きな抵抗を介し
てダイオードＤ４に接続されているようなＮチャネルト
ランジスタとすることができる。
【００１８】好適実施例では、約１４．５Ｖのブレーク
ダウン電圧を有するクランプダイオード（clamp diod
e）Ｄ５がノード２２５とグランドとの間に接続され、
ノード２２５の電位が約１４．５Ｖを越えないようにク
ランプする働きをしている。これによって、キャパシタ
Ｃ3は約１４．５＋ＶDDＶに充電される。出力スイッチ
１１４がオン状態となると、そのソースは概ねＶDDの電
圧となり、それによってゲート−ソース間電圧は概ね１
４．５Ｖとなる。ゲート−ソース間電圧の上限を約１
４．５Ｖと定めることにより、クランプダイオードＤ５
は、Ｎチャネルスイッチ１１４の時間依存ブレークダウ
ンを引き伸ばすこと、即ちスイッチ１１４の有効寿命を
延ばすことができる。また同時に、スイッチ１１４のゲ
ートを最大限にエンハンスするように考慮されている。
ダウン電圧を有するクランプダイオード（clamp diod
e）Ｄ５がノード２２５とグランドとの間に接続され、
ノード２２５の電位が約１４．５Ｖを越えないようにク
ランプする働きをしている。これによって、キャパシタ
Ｃ3は約１４．５＋ＶDDＶに充電される。出力スイッチ
１１４がオン状態となると、そのソースは概ねＶDDの電
圧となり、それによってゲート−ソース間電圧は概ね１
４．５Ｖとなる。ゲート−ソース間電圧の上限を約１
４．５Ｖと定めることにより、クランプダイオードＤ５
は、Ｎチャネルスイッチ１１４の時間依存ブレークダウ
ンを引き伸ばすこと、即ちスイッチ１１４の有効寿命を
延ばすことができる。また同時に、スイッチ１１４のゲ
ートを最大限にエンハンスするように考慮されている。
【００１９】スイッチ１１４のゲートの充電速度は、キ
ャパシタＣ1、Ｃ2、Ｃ3とスイッチ１１４のゲートのキ
ャパシタンスの比によって制御される。この特徴によっ
て、スイッチ１１４のターンオン速度を正確に制御する
ことができる。スイッチ１１４のゲートのキャパシタン
スに対するキャパシタＣ1、Ｃ2、Ｃ3のキャパシタンス
を小さくすると、スイッチ１１４のゲートの充電速度は
比較的遅くなり、それによってスイッチ１１４のターン
オン速度も比較的遅くなる。また、この特徴によって、
スイッチ１１４だけでなく、Ｖccピン１１８や入力端子
１３２及び１３４に接続された外部回路に於ける望まし
くない電流スパイクも低減される。好適実施例では、キ
ャパシタＣ1、Ｃ2、及びＣ3は、チップ上に形成された
ポリシリコンＭＯＳキャパシタである。
ャパシタＣ1、Ｃ2、Ｃ3とスイッチ１１４のゲートのキ
ャパシタンスの比によって制御される。この特徴によっ
て、スイッチ１１４のターンオン速度を正確に制御する
ことができる。スイッチ１１４のゲートのキャパシタン
スに対するキャパシタＣ1、Ｃ2、Ｃ3のキャパシタンス
を小さくすると、スイッチ１１４のゲートの充電速度は
比較的遅くなり、それによってスイッチ１１４のターン
オン速度も比較的遅くなる。また、この特徴によって、
スイッチ１１４だけでなく、Ｖccピン１１８や入力端子
１３２及び１３４に接続された外部回路に於ける望まし
くない電流スパイクも低減される。好適実施例では、キ
ャパシタＣ1、Ｃ2、及びＣ3は、チップ上に形成された
ポリシリコンＭＯＳキャパシタである。
【００２０】スイッチ１１４のゲートキャパシタンスが
約２００ｐＦの場合、約５ｐＦのキャパシタンスを有す
るようにキャパシタＣ1、Ｃ2、及びＣ3の各々を選択す
ると、負荷１Ａにおいてスイッチ１１４のターンオン時
間が約１０msecとなることが分かった。
約２００ｐＦの場合、約５ｐＦのキャパシタンスを有す
るようにキャパシタＣ1、Ｃ2、及びＣ3の各々を選択す
ると、負荷１Ａにおいてスイッチ１１４のターンオン時
間が約１０msecとなることが分かった。
【００２１】Ｖcc電圧の切り替え時（例えば、ＰＣＭＣ
ＩＡカード１３８がインタフェースデバイス１００に対
しＶccピン１１８に新たな電圧を供給するよう要求する
ような場合）、論理回路１２０はローレベルの制御信号
を生成し、チャージポンプ２００ａをディスエーブルす
ると同時に、放電回路２００ｂをイネーブルする。ま
た、このローレベル制御信号によって、スイッチ２３０
はシフト回路２３２を介してターンオフされ、それ以上
スイッチ１１４のゲートに電流が流れ込まないようにさ
れる。
ＩＡカード１３８がインタフェースデバイス１００に対
しＶccピン１１８に新たな電圧を供給するよう要求する
ような場合）、論理回路１２０はローレベルの制御信号
を生成し、チャージポンプ２００ａをディスエーブルす
ると同時に、放電回路２００ｂをイネーブルする。ま
た、このローレベル制御信号によって、スイッチ２３０
はシフト回路２３２を介してターンオフされ、それ以上
スイッチ１１４のゲートに電流が流れ込まないようにさ
れる。
【００２２】放電回路２００ｂはオシレータ１２８（図
１）によって駆動される。オシレータ１２８からの信号
がローレベルになるとスイッチ２４０がターンオンし、
同時にスイッチ２４２がターンオフする。電流はスイッ
チ１１４のゲートからスイッチ２４０を介して流れ、キ
ャパシタＣDISを充電する。キャパシタＣDISは、好適実
施例では、ポリシリコンＭＯＳキャパシタである。続い
てオシレータ１２８の信号がハイレベルになると、スイ
ッチ２４０はターンオフし、スイッチ１１４のゲートの
放電は中断される。これと同時にスイッチ２４２がター
ンオンし、キャパシタＣDISが放電する。更にオシレー
タ１２８からの出力信号がローレベルへ変化すると、ス
イッチ１１４のゲートはキャパシタＣDISへと放電す
る。これらの過程が、スイッチ１１４のゲートが完全に
放電するまで繰り返される。スイッチ１１４のゲートを
このように漸進的に放電することにより、スイッチ１１
４は徐々にターンオフし、上述したような望ましくない
電流スパイクが抑制される。
１）によって駆動される。オシレータ１２８からの信号
がローレベルになるとスイッチ２４０がターンオンし、
同時にスイッチ２４２がターンオフする。電流はスイッ
チ１１４のゲートからスイッチ２４０を介して流れ、キ
ャパシタＣDISを充電する。キャパシタＣDISは、好適実
施例では、ポリシリコンＭＯＳキャパシタである。続い
てオシレータ１２８の信号がハイレベルになると、スイ
ッチ２４０はターンオフし、スイッチ１１４のゲートの
放電は中断される。これと同時にスイッチ２４２がター
ンオンし、キャパシタＣDISが放電する。更にオシレー
タ１２８からの出力信号がローレベルへ変化すると、ス
イッチ１１４のゲートはキャパシタＣDISへと放電す
る。これらの過程が、スイッチ１１４のゲートが完全に
放電するまで繰り返される。スイッチ１１４のゲートを
このように漸進的に放電することにより、スイッチ１１
４は徐々にターンオフし、上述したような望ましくない
電流スパイクが抑制される。
【００２３】放電回路２００ｂは、“ブレーク・ビフォ
ア・メイク回路（break before make circuit）”とし
て、スイッチ２４０と２４２が同時に導通状態とならな
いように動作する。インバータ２４８の出力からＮＡＮ
Ｄゲート２５２へのフィードバック経路によって、スイ
ッチ２４０がターンオフする前にスイッチ２４２がター
ンオンしないようになっており、インバータ２５４から
ＮＯＲゲート２４６へのフィードバック経路によって、
スイッチ２４２がターンオフするまでスイッチ２４０が
オフ状態に保たれるようになっている。このようなフィ
ードバックによって、スイッチ１１４とグランドとの短
絡によりスイッチ１１４が急速にターンオフするのが防
がれている。
ア・メイク回路（break before make circuit）”とし
て、スイッチ２４０と２４２が同時に導通状態とならな
いように動作する。インバータ２４８の出力からＮＡＮ
Ｄゲート２５２へのフィードバック経路によって、スイ
ッチ２４０がターンオフする前にスイッチ２４２がター
ンオンしないようになっており、インバータ２５４から
ＮＯＲゲート２４６へのフィードバック経路によって、
スイッチ２４２がターンオフするまでスイッチ２４０が
オフ状態に保たれるようになっている。このようなフィ
ードバックによって、スイッチ１１４とグランドとの短
絡によりスイッチ１１４が急速にターンオフするのが防
がれている。
【００２４】本発明の放電回路２００ｂは、放電用抵抗
を用いた従来の放電技術に対していくつかの利点を有し
ている。従来は、スイッチのゲートの放電速度は放電用
抵抗のサイズに依存していた。即ち、ターンオフ速度を
遅くするには、放電用抵抗のサイズを大きくする（即ち
抵抗値を大きくする）必要があった。
を用いた従来の放電技術に対していくつかの利点を有し
ている。従来は、スイッチのゲートの放電速度は放電用
抵抗のサイズに依存していた。即ち、ターンオフ速度を
遅くするには、放電用抵抗のサイズを大きくする（即ち
抵抗値を大きくする）必要があった。
【００２５】本発明によると、スイッチ１１４のゲート
の放電速度は、キャパシタＣDISとＭＯＳスイッチ１１
４のゲートのキャパシタンスの比によって制御される。
キャパシタＣDIS及びスイッチ１１４は共に実質的に互
いに同一なＭＯＳ構造を有しており、スイッチ１１４の
ターンオフ速度はＭＯＳスイッチ１１４のゲート面積と
ＭＯＳキャパシタＣDISの比を適切に選択することによ
って制御することができる。互いに似た構造の面積の大
きさを調整することによってスイッチ１１４のターンオ
フ速度を制御することは、放電用抵抗の抵抗値を変化さ
せるより、より容易かつ正確である。このようにして、
放電回路２００ｂにより、スイッチ１１４のターンオフ
速度を広い温度範囲に渡って非常に正確に制御すること
ができる。
の放電速度は、キャパシタＣDISとＭＯＳスイッチ１１
４のゲートのキャパシタンスの比によって制御される。
キャパシタＣDIS及びスイッチ１１４は共に実質的に互
いに同一なＭＯＳ構造を有しており、スイッチ１１４の
ターンオフ速度はＭＯＳスイッチ１１４のゲート面積と
ＭＯＳキャパシタＣDISの比を適切に選択することによ
って制御することができる。互いに似た構造の面積の大
きさを調整することによってスイッチ１１４のターンオ
フ速度を制御することは、放電用抵抗の抵抗値を変化さ
せるより、より容易かつ正確である。このようにして、
放電回路２００ｂにより、スイッチ１１４のターンオフ
速度を広い温度範囲に渡って非常に正確に制御すること
ができる。
【００２６】更に、放電回路２００ｂはダイの有効利用
という点でも利点がある。スイッチ２４０及び２４２及
びそれらが関連する論理ゲートは幾何学的に最小のデバ
イスであり極わずかの面積しか必要としない。また、上
述したように、望ましくない電流スパイクを小さくする
ためスイッチ１１４をゆっくりターンオフすることが望
ましいが、この放電回路では、スイッチ１１４のターン
オフ速度の低下を、キャパシタＣDISのサイズを小さく
することによって実現することができる。即ち、放電回
路２００ｂのサイズを小さくすることによって実現でき
る。従って、放電回路２００ｂのダイに占める面積を増
すのではなく、小さくすることによって、望ましくない
電流スパイクが抑制される。この利点のため、ＰＣＭＣ
ＩＡパワーインタフェースデバイス１００は、特に携帯
用ＰＣＭＣＩＡカードへの応用に適している。
という点でも利点がある。スイッチ２４０及び２４２及
びそれらが関連する論理ゲートは幾何学的に最小のデバ
イスであり極わずかの面積しか必要としない。また、上
述したように、望ましくない電流スパイクを小さくする
ためスイッチ１１４をゆっくりターンオフすることが望
ましいが、この放電回路では、スイッチ１１４のターン
オフ速度の低下を、キャパシタＣDISのサイズを小さく
することによって実現することができる。即ち、放電回
路２００ｂのサイズを小さくすることによって実現でき
る。従って、放電回路２００ｂのダイに占める面積を増
すのではなく、小さくすることによって、望ましくない
電流スパイクが抑制される。この利点のため、ＰＣＭＣ
ＩＡパワーインタフェースデバイス１００は、特に携帯
用ＰＣＭＣＩＡカードへの応用に適している。
【００２７】ＮチャネルＶppスイッチ１０４及び１０６
は、ＮチャネルＶccスイッチ１１４及び１１６よりずっ
と小さい。Ｖppスイッチ１０４及び１０６のターンオン
速度をＶccスイッチ１１４及び１１６のターンオン速度
と整合させるため、Ｖppスイッチ１０４及び１０６を駆
動するのに別のチャージポンプが用いられる。図３及び
図４を参照されたい。Ｖppコントローラ１０２（図１）
は、ＮチャネルパワーＭＯＳＦＥＴスイッチ１０４及び
１０６のゲートを駆動するためのチャージポンプ３００
と、Ｐチャネルスイッチ１０８のゲートを駆動するため
の放電回路４００を含んでいる。説明を簡潔にするた
め、チャージポンプ３００についての説明はスイッチ１
０４に関してのみ行うこととするが、スイッチ１０６の
ゲートも、スイッチ２３０と同一のスイッチ（図示せ
ず）を用いることにより、同じチャージポンプ３００に
よって駆動される。
は、ＮチャネルＶccスイッチ１１４及び１１６よりずっ
と小さい。Ｖppスイッチ１０４及び１０６のターンオン
速度をＶccスイッチ１１４及び１１６のターンオン速度
と整合させるため、Ｖppスイッチ１０４及び１０６を駆
動するのに別のチャージポンプが用いられる。図３及び
図４を参照されたい。Ｖppコントローラ１０２（図１）
は、ＮチャネルパワーＭＯＳＦＥＴスイッチ１０４及び
１０６のゲートを駆動するためのチャージポンプ３００
と、Ｐチャネルスイッチ１０８のゲートを駆動するため
の放電回路４００を含んでいる。説明を簡潔にするた
め、チャージポンプ３００についての説明はスイッチ１
０４に関してのみ行うこととするが、スイッチ１０６の
ゲートも、スイッチ２３０と同一のスイッチ（図示せ
ず）を用いることにより、同じチャージポンプ３００に
よって駆動される。
【００２８】チャージポンプ３００は図２のチャージポ
ンプ２００ａと実質的に同一であり、共通の構成要素に
は同じ符号が付されている。チャージポンプ３００によ
るスイッチ１０４のターンオン動作は、チャージポンプ
２００ａによるスイッチ１１４及び１１６のターンオン
動作と同様であるため、ここでは詳細に説明しない。チ
ャージポンプ２００ａと同様に、チャージポンプ３００
でもキャパシタＣ1、Ｃ2、Ｃ3とスイッチ１０４のゲー
トのキャパシタンスの比を変えることによってスイッチ
１０４のターンオン速度を制御することができる。Ｖpp
電圧の切り替え時、チャージポンプ３００はスイッチ１
０４を素早く（２０乃至３０μsec）ターンオフする。
即ち、論理回路１２０からのローレベルの制御信号（ス
イッチ２３０を介してスイッチ１０４のゲートにそれ以
上電流が流れ込むのを防止する働きをする）が、インバ
ータ３０２によって反転されてハイレベルとなり、それ
によってスイッチ３０４がターンオンする。スイッチ３
０４はスイッチ１０４のゲートを素早く放電し、スイッ
チ１０４を素早くターンオフする。
ンプ２００ａと実質的に同一であり、共通の構成要素に
は同じ符号が付されている。チャージポンプ３００によ
るスイッチ１０４のターンオン動作は、チャージポンプ
２００ａによるスイッチ１１４及び１１６のターンオン
動作と同様であるため、ここでは詳細に説明しない。チ
ャージポンプ２００ａと同様に、チャージポンプ３００
でもキャパシタＣ1、Ｃ2、Ｃ3とスイッチ１０４のゲー
トのキャパシタンスの比を変えることによってスイッチ
１０４のターンオン速度を制御することができる。Ｖpp
電圧の切り替え時、チャージポンプ３００はスイッチ１
０４を素早く（２０乃至３０μsec）ターンオフする。
即ち、論理回路１２０からのローレベルの制御信号（ス
イッチ２３０を介してスイッチ１０４のゲートにそれ以
上電流が流れ込むのを防止する働きをする）が、インバ
ータ３０２によって反転されてハイレベルとなり、それ
によってスイッチ３０４がターンオンする。スイッチ３
０４はスイッチ１０４のゲートを素早く放電し、スイッ
チ１０４を素早くターンオフする。
【００２９】図４を参照されたい。スイッチ１０８がタ
ーンオンすると、端子１３６からＶppピン１１０へと１
２Ｖの電圧が供給される。スイッチ１０８は好ましくは
ＰチャネルパワーＭＯＳＦＥＴであり、スイッチ１０８
をターンオンするにはローレベルのゲート駆動電圧が必
要である。ゲート放電回路４００の動作は放電回路２０
０ｂ（図２）と同様であり、その利点はゲート放電回路
４００でも得ることができる。これらの回路では、同じ
構成要素には同じ符号が付されている。放電回路４００
はスイッチ１０８のゲートを漸進的に放電する（即ち、
ゲートをグランド電位に引き下げてゲート−ソース間電
圧を徐々に増加する）ことによってスイッチ１０８をゆ
っくりとターンオンする。スイッチ１０８の放電速度、
従ってスイッチ１０８のターンオン速度は、ＣCHGとス
イッチ１０８のゲートのキャパシタンスの比によって制
御される。キャパシタンスの比を変えることによってス
イッチ１０８のターンオン速度を制御することは、上述
したようにターンオン速度を容易にかつ正確に制御でき
るため好都合である。また、上述したように、同一の充
電回路を用いてＰチャネルＶppスイッチ１０８をターン
オンし、ＮチャネルＶccスイッチ１１４及び１１６をタ
ーンオフすることができる。スイッチ１０８はＰチャネ
ルＭＯＳＦＥＴ４０２または他の従来のプルアップ（pu
ll-up）手段によって素早くターンオフすることができ
る。
ーンオンすると、端子１３６からＶppピン１１０へと１
２Ｖの電圧が供給される。スイッチ１０８は好ましくは
ＰチャネルパワーＭＯＳＦＥＴであり、スイッチ１０８
をターンオンするにはローレベルのゲート駆動電圧が必
要である。ゲート放電回路４００の動作は放電回路２０
０ｂ（図２）と同様であり、その利点はゲート放電回路
４００でも得ることができる。これらの回路では、同じ
構成要素には同じ符号が付されている。放電回路４００
はスイッチ１０８のゲートを漸進的に放電する（即ち、
ゲートをグランド電位に引き下げてゲート−ソース間電
圧を徐々に増加する）ことによってスイッチ１０８をゆ
っくりとターンオンする。スイッチ１０８の放電速度、
従ってスイッチ１０８のターンオン速度は、ＣCHGとス
イッチ１０８のゲートのキャパシタンスの比によって制
御される。キャパシタンスの比を変えることによってス
イッチ１０８のターンオン速度を制御することは、上述
したようにターンオン速度を容易にかつ正確に制御でき
るため好都合である。また、上述したように、同一の充
電回路を用いてＰチャネルＶppスイッチ１０８をターン
オンし、ＮチャネルＶccスイッチ１１４及び１１６をタ
ーンオフすることができる。スイッチ１０８はＰチャネ
ルＭＯＳＦＥＴ４０２または他の従来のプルアップ（pu
ll-up）手段によって素早くターンオフすることができ
る。
【００３０】本発明による従った他の実施例では、チャ
ージポンプ回路２００ａのクランプダイオードＤ５（図
２）は、ショットキーダイオードＤ２（図２）と同じエ
ピタキシャル層内に形成される。同様に、チャージポン
プ回路３００のクランプダイオードＤ５（図３）をショ
ットキーダイオードＤ２（図３）と同じエピタキシャル
層内に形成することができる。図５に、Ｐ−基板５０
２、Ｎ＋埋込層５０４、Ｎ−エピタキシャル層５０６、
及びＰ＋分離領域５０８を有する構造体５００を示す。
エピタキシャル層５０６内には、Ｎ＋拡散領域５１０が
形成されている。Ｐ型不純物を有するアルミニウムまた
は他の金属からなる金属層５１２はエピタキシャル層５
０６の上面の一部の上に形成され、金属層５１２とエピ
タキシャル層５０６との間にショットキー接合が形成さ
れている。
ージポンプ回路２００ａのクランプダイオードＤ５（図
２）は、ショットキーダイオードＤ２（図２）と同じエ
ピタキシャル層内に形成される。同様に、チャージポン
プ回路３００のクランプダイオードＤ５（図３）をショ
ットキーダイオードＤ２（図３）と同じエピタキシャル
層内に形成することができる。図５に、Ｐ−基板５０
２、Ｎ＋埋込層５０４、Ｎ−エピタキシャル層５０６、
及びＰ＋分離領域５０８を有する構造体５００を示す。
エピタキシャル層５０６内には、Ｎ＋拡散領域５１０が
形成されている。Ｐ型不純物を有するアルミニウムまた
は他の金属からなる金属層５１２はエピタキシャル層５
０６の上面の一部の上に形成され、金属層５１２とエピ
タキシャル層５０６との間にショットキー接合が形成さ
れている。
【００３１】図２も共に参照されたい。金属層５１２は
ショットキーダイオードＤ２のアノードとして、Ｎエピ
タキシャル層５０６はカソードとして働く。Ｎ＋拡散領
域はショットキーダイオードＤ２のカソードのための表
面コンタクトとして働く。Ｐ＋分離領域５０８とＮ＋埋
込層５０４の境界部分はツェナー接合５１４を形成して
おり、Ｐ＋分離領域５０８がクランプダイオードＤ５の
アノードとして働き、Ｎ＋埋込層５０４がカソードとし
て働くようになっている。埋込層５０４とエピタキシャ
ル層５０６の両方ともＮ型材料でありかつ互いに接触し
ているため、クランプダイオードＤ５のカソードとショ
ットキーダイオードＤ２のカソードは電気的につながっ
ている。Ｐ＋分離領域５０８はクランプダイオードＤ５
及びショットキーダイオードＤ２を近くのトランジスタ
（図示せず）から電気的に絶縁している。
ショットキーダイオードＤ２のアノードとして、Ｎエピ
タキシャル層５０６はカソードとして働く。Ｎ＋拡散領
域はショットキーダイオードＤ２のカソードのための表
面コンタクトとして働く。Ｐ＋分離領域５０８とＮ＋埋
込層５０４の境界部分はツェナー接合５１４を形成して
おり、Ｐ＋分離領域５０８がクランプダイオードＤ５の
アノードとして働き、Ｎ＋埋込層５０４がカソードとし
て働くようになっている。埋込層５０４とエピタキシャ
ル層５０６の両方ともＮ型材料でありかつ互いに接触し
ているため、クランプダイオードＤ５のカソードとショ
ットキーダイオードＤ２のカソードは電気的につながっ
ている。Ｐ＋分離領域５０８はクランプダイオードＤ５
及びショットキーダイオードＤ２を近くのトランジスタ
（図示せず）から電気的に絶縁している。
【００３２】本発明の特定の実施例について説明してき
たが、当業者には明らかなように、本発明の範囲を逸脱
することなく変形変更が可能である。添付の特許請求の
範囲は、そのような変形変更を本発明の範囲としてすべ
て含むものである。
たが、当業者には明らかなように、本発明の範囲を逸脱
することなく変形変更が可能である。添付の特許請求の
範囲は、そのような変形変更を本発明の範囲としてすべ
て含むものである。
【図１】図１は、本発明によるＰＣＭＣＩＡパワーイン
タフェースデバイスのブロック図である。
タフェースデバイスのブロック図である。
【図２】図２は、図１のパワーインタフェースデバイス
の一部の概略図である。
の一部の概略図である。
【図３】図３は、本発明によるチャージポンプの概略図
である。
である。
【図４】図４は、本発明による放電回路の概略図であ
る。
る。
【図５】図５は、本発明によるクランプダイオードの断
面図である。
面図である。
１００ ＰＣＭＣＩＡパワーインタフェースデバイス １０２ Ｖppコントローラ １０４、１０６ ＮチャネルＶppスイッチ １０８ ＰチャネルＶppスイッチ １１０ Ｖppピン １１２ Ｖccコントローラ １１４、１１６ ＮチャネルＶccスイッチ １１８ Ｖccピン １２０ デコーディング論理回路 １２１ 制御バス １２４ サーマルシャットダウン回路 １２６ 出力フラグ １２８ オシレータ １３０ ＭＯＳＦＥＴスイッチ １３２、１３４、１３６ 端子 １３７、１３９ ＰＣＭＣＩＡカード１３８の端子 １３８ ＰＣＭＣＩＡカード ２００ ＮチャネルパワーＭＯＳＦＥＴスイッチのゲー
ト駆動回路 ２００ａ チャージポンプ ２００ｂ 放電回路 ２０６ 端子 ２１２ ＮＡＮＤゲート ２１４、２１８、２２２、２２５、２２６、２２８ ノ
ード ２１６ 電流源 ２２０、２２４ インバータ ２３０ Ｐチャネルスイッチ ２３２ レベルシフト回路 ２４０ ＭＯＳＦＥＴスイッチ ２４２ ＭＯＳＦＥＴスイッチ ２４６ ＮＯＲゲート ２４８、２５０、２５４ インバータ ２５２ ＮＡＮＤゲート ３００ チャージポンプ ３０２ インバータ ３０４ ＭＯＳＦＥＴスイッチ ４００ 放電回路 ４０２ ＭＯＳＦＥＴスイッチ ５００ 構造体 ５０２ Ｐ−基板 ５０４ Ｎ＋埋込層 ５０６ Ｎ−エピタキシャル層 ５０８ Ｐ＋分離領域 ５１０ Ｎ＋拡散領域 ５１２ 金属層 ５１４ ツェナー接合 Ｃ1〜Ｃ3 キャパシタ ＣCHG キャパシタ ＣDIS キャパシタ Ｄ１〜Ｄ４ ショトキーダイオード Ｄ５ クランプダイオード（clamp diode） ＶDD 供給電圧
ト駆動回路 ２００ａ チャージポンプ ２００ｂ 放電回路 ２０６ 端子 ２１２ ＮＡＮＤゲート ２１４、２１８、２２２、２２５、２２６、２２８ ノ
ード ２１６ 電流源 ２２０、２２４ インバータ ２３０ Ｐチャネルスイッチ ２３２ レベルシフト回路 ２４０ ＭＯＳＦＥＴスイッチ ２４２ ＭＯＳＦＥＴスイッチ ２４６ ＮＯＲゲート ２４８、２５０、２５４ インバータ ２５２ ＮＡＮＤゲート ３００ チャージポンプ ３０２ インバータ ３０４ ＭＯＳＦＥＴスイッチ ４００ 放電回路 ４０２ ＭＯＳＦＥＴスイッチ ５００ 構造体 ５０２ Ｐ−基板 ５０４ Ｎ＋埋込層 ５０６ Ｎ−エピタキシャル層 ５０８ Ｐ＋分離領域 ５１０ Ｎ＋拡散領域 ５１２ 金属層 ５１４ ツェナー接合 Ｃ1〜Ｃ3 キャパシタ ＣCHG キャパシタ ＣDIS キャパシタ Ｄ１〜Ｄ４ ショトキーダイオード Ｄ５ クランプダイオード（clamp diode） ＶDD 供給電圧
Claims (4)
- 【請求項１】 オン状態とオフ状態を有するＮチャネ
ルＭＯＳＦＥＴスイッチングデバイスを含むＰＣＭＣＩ
Ａパワーインタフェースデバイスの動作方法であって、
前記インタフェースデバイスの出力端子は前記スイッチ
ングデバイスの第１端子に接続されており、 （１）チャージポンプを用いて前記スイッチングデバイ
スのゲートを徐々に充電し、前記スイッチングデバイス
をターンオンする過程と、 （２）前記スイッチングデバイスが前記オン状態にある
とき、前記スイッチングデバイスを介して、前記インタ
フェースデバイスの前記出力端子に電圧を供給する過程
と、 （３）放電回路を用いて前記スイッチングデバイスの前
記ゲートを徐々に放電して前記スイッチングデバイスを
ターンオフする過程とを含み、 前記放電回路はＭＯＳキャパシタを含み、前記スイッチ
ングデバイスの前記ゲートの放電速度は、前記スイッチ
ングデバイスのターンオフ速度が前記ＭＯＳキャパシタ
のキャパシタンスに概ね比例するように、前記ＭＯＳキ
ャパシタと前記ゲートのキャパシタンスの比に比例し、 前記過程（３）が、更に、（３ａ）クロック信号の第１
インターバルの間前記スイッチングデバイスの前記ゲー
トから前記キャパシタへと電流を流し、前記スイッチン
グデバイスの前記ゲートを放電すると同時に、前記キャ
パシタを予め定められた電荷量だけ充電する過程と、
（３ｂ）前記クロック信号の第２インターバルの間前記
スイッチングデバイスの前記ゲートからそれ以上放電が
起こるのを防止しつつ前記キャパシタを放電する過程
と、（３ｃ）前記スイッチングデバイスが前記オフ状態
になるまで、前記過程（３ａ）及び（３ｂ）を繰り返す
過程とを含むことを特徴とするＰＣＭＣＩＡパワーイン
タフェースデバイスの動作方法。 - 【請求項２】 出力端子に接続されたＰＣＭＣＩＡカ
ードに電圧を供給するためのＰＣＭＣＩＡパワーインタ
フェースデバイスであって、 第１端子、第２端子、及び制御端子を有し、前記第１端
子は前記電圧を受けるように接続され、前記第２端子は
前記出力端子に接続されているＮチャネルＭＯＳＦＥＴ
スイッチングデバイスと、 前記スイッチングデバイスをターンオフするため前記ス
イッチングデバイスの前記ゲートに接続された放電回路
であって、 前記スイッチングデバイスの前記ゲートを漸進的に放電
させるためのキャパシタと、 ソース、ゲート及びドレインを有し、前記ドレインが前
記スイッチングデバイスの前記ゲートに接続され、前記
ソースが前記キャパシタの第１端子に接続されている第
１トランジスタと、 ソース、ゲート及びドレインを有し、前記ドレインが前
記第１トランジスタの前記ソースに接続され、前記ソー
スが前記キャパシタの第２端子と第１電位とに接続され
ている第２トランジスタと、 前記第１トランジスタ及び前記第２トランジスタのゲー
トに接続され、前記キャパシタによって前記スイッチン
グデバイスの前記ゲートが漸進的に放電されるように、
前記第１トランジスタ及び第２トランジスタのオン状態
及びオフ状態を制御する論理回路とを含む該放電回路
と、 前記スイッチングデバイスの前記ゲートに接続されたチ
ャージポンプであって、前記スイッチングデバイスが徐
々にターンオンするように前記スイッチングデバイスの
前記ゲートを漸進的に充電するべく並列に接続された複
数のキャパシタを含んでおり、前記スイッチングデバイ
スの前記ゲートの充電速度が前記複数のキャパシタと前
記スイッチングデバイスの前記ゲートのキャパシタンス
の比に比例するようになっている該チャージポンプと、 各々が前記並列に接続されたキャパシタの中の関連する
２つのキャパシタの間に接続された複数のショットキー
ダイオードと、 前記複数のショットキーダイオードの一つのカソードと
第２電位との間に接続されたクランプダイオードであっ
て、 第１導電型の半導体基板であって、第２導電型の埋込層
がその一部に形成されている半導体基板と、 前記基板と前記埋込層の上に形成された第２導電型のエ
ピタキシャル層と、 前記エピタキシャル層の上面から延在して前記埋込層と
接触している第１導電型の分離領域とを含み、 前記分離領域が前記クランプダイオードのアノードとし
て働き、前記埋込層が前記クランプダイオードのカソー
ドとして働き、前記エピタキシャル層の一部には前記シ
ョットキーダイオードのアノードとして働く金属層が形
成されており、前記エピタキシャル層が前記ショットキ
ーダイオードの前記カソードとして働く該クランプダイ
オードとを含むことを特徴とするＰＣＭＣＩＡパワーイ
ンタフェースデバイス。 - 【請求項３】 前記金属層がアルミニウム含むことを
特徴とする請求項２に記載のＰＣＭＣＩＡパワーインタ
フェースデバイス。 - 【請求項４】 前記第２電位がグランド電位であるこ
とを特徴とする請求項２に記載のＰＣＭＣＩＡパワーイ
ンタフェースデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/380,162 US5514995A (en) | 1995-01-30 | 1995-01-30 | PCMCIA power interface |
| US08/380,162 | 1995-01-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09233699A true JPH09233699A (ja) | 1997-09-05 |
Family
ID=23500128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8028464A Pending JPH09233699A (ja) | 1995-01-30 | 1996-01-23 | Ｐｃｍｃｉａパワーインタフェースデバイス及びその動作方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5514995A (ja) |
| JP (1) | JPH09233699A (ja) |
| TW (1) | TW330256B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017028668A (ja) * | 2015-07-28 | 2017-02-02 | 株式会社デンソー | スイッチング素子駆動回路 |
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1995
- 1995-01-30 US US08/380,162 patent/US5514995A/en not_active Expired - Lifetime
- 1995-03-31 TW TW084103129A patent/TW330256B/zh not_active IP Right Cessation
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1996
- 1996-01-23 JP JP8028464A patent/JPH09233699A/ja active Pending
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