JPS61280197A - 高速時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第５図、第６図） 発明が解決しようとする問題点（第５図、第６図、第７
図） 問題点を解決するための手段（第１図）作用 実施例 第１実施列（第２図） 動作説明（第３図） 実施例の効果（第４図） 発明の効果 〔概　要〕 時分割交換システムにおいて、入カハイウェ・ｆの多重
度Ｎを因数ＭおよびＬ　（Ｎ＝ＭＸＬ＞に分解し、Ｎビ
ットからなる１フレームがＭ個のサブフレームから構成
されているものとし、それぞれのサブフレームをＭ個の
し多重サブスイッチのそれぞれにて受は持たせたことに
よりファンアウト遅延を減少させ、拡張性に優れ、且つ
モジュール化に適した超高速時間スイッチを得る。

〔産業上の利用分野〕

本発明は、メモリに替えてセレクタやレジスタを用いた
高速時間スイッチに係り、特に、Ｍ個のサブスイッチを
設けて各々のサブスイッチにてチャネルの交換を行うこ
とによりセレクタのファンアウト遅延を減少させた超高
速時間スイッチに関する。

近時、ＣＡＴＶやテレビ会議等の発達に伴勢い、時分割
交換システムにおいても動画像等の情報を超高速で処理
する必要性が高まっている。このために、時分割スイッ
チに用いられている通話路メモリや保持メモリに替えて
セレクタ、レジスタ、フリップフロップ等のゲート回路
を用いた時分割交換システムが従来から知られている。

〔従来の技術〕

第５図は従来の時分割スイッチの一例を示すブロック図
、第６図は第５図の装置の動作説明用タイムチャートで
ある。第５図および第６図において、入力ハイウェイＨ
Ｗｉ上の情報の１フレームは４タイムスロツトＴＳｉＯ
”　ＴＳｉ３　（４ビツト）から成っているものとし、
出力ハイウェイＨＷｏ上のタイムスロットＴＳｏ　Ｏ−
ＴＳｏ　３にそれぞれ、入力タイムスロットＴＳｉ　２
　、　　ＴＳｉ　Ｏ、ＴＳｉ　３　、　　ＴＳｉ　１の
情報を乗せる交換を行うものとする。５Ｒ２ａ−１およ
び５Ｒ２ａ　−２はそれぞれ、制御用の４ピントシフト
レジスタであり、出力ハイウェイＨＷｏのタイムスロッ
トＴＳｏと入力ハイウェイＨＷｉのタイムスロッ）ＴＳ
ｉの対応関係を示す交換制御情報ＷＤを制御系ＣＣから
与えられて格納する。すなわち、比較器（’ＭＰ１ａに
おいて、制御系ＣＣからの指定アドレスＡＤとカウンタ
ＣＮＴの値が不一致のときは、セレクタ２ａ　−１、２
ａ　−２は５Ｒ２ａ−１，５Ｒ２ａ−２の出力を選択し
て５Ｒ２ａ−１，５Ｒ２ａ−２に再入力し、−敗したと
きは交換制御情報ＷＤを選択して該当タイムスロットに
入力する。制御用シフトレジスタ５Ｒ２ａ−１、５Ｒ２
ａ−２はクロック信号ＣＩＪ　Ｏに応じて１フレ一ム単
位で中味を巡回させている。

ＦＦ０ａは波形整形用フリップフロップ、Ｇはクロック
信号ＣＬにＯａの反転および非反転出力を出すゲートで
ある。一般に、ハイウェイＨＷｉ、ＨＷｏの多重度をＮ
　（Ｎは正の整数）とすると、制御用シフトレジスタは
各々がＮビットのものをｌｏｇｘ　Ｎ個用意しなければ
ならない。

５ＲＯａは４ビツト入カシフトレジスタ、ＦＦ０ａはビ
ットフリップフロップ、５ＥＬ１ａは４−１セレクタで
ある。

例えば第６図のタイムチャートにおけるＡの区間に、制
御レジスタ５Ｒ２ａ−１の出力Ｑ３．Ωが“１０″（２
進法）で、制御レジスタ５Ｒ２ａ　−２の出力Ｑ３゜１
が０１”である場合、セレクタ５ＥＬ１ａはフリップフ
ロップＦＦ０ａの出力■、すなわちタイムスロッ）ＴＳ
ｉ２の情報を選択してフリップフロップＦＦ１ａで波形
整形され、その結果出力タイムスロットＴＳｏＯの位置
にＴＳｉ２の情報が交換されて送出されることになる。

〔発明が解決すべき問題点〕

上述の従来例において、一般にハイウェイＨＧ１ｉ。

ＨＷｏの多重度をＮとすると、セレクタ１ａはＮ−１セ
レクタとなり、シフトレジスタ５Ｒ２ａ−１又は５Ｒ２
ａ　−２から見たファンアウトは最大で−＋ｌとなり、
ファンアウト遅延が増大し、時間スイッチの動作速度が
低下するという問題点がある０例えば、現状の高速ＨＣ
Ｌ　ＬＳＩでは、フリップフロップの遅延時間は１．４
ｎｓ、ゲートの遅延時間は０．３５ｎｓ。

ファンアウト１個当りの遅延時間は０．０３ｎｓである
。

従って最大動作周波数ｒ、は ｆｔ　＝ （１，４＋　０．３５＋−Ｘ　Ｏ，０３）ｎｓとなる。

Ｎ＝８の場合はｆｔ　”　５３４ＭＨ２であるがＮ＝６
４になるとｂ　＝　３６９ＭＨ２と急激に減少してしま
い、高多重度の動画等の情報は高速に伝送できないとい
う問題点がある。ガリウムヒ素素子を用いて時間スイッ
チを構成する場合には、ＭＯ５系故にＥＣＬよりもファ
ンアウト遅延は更に増大するので、上記の問題点は一層
深刻になる。

更に、上述の従来例においては、多重度の増大に伴キう
モジュール（例えばＬＳＩチップ）の数の増大が大きす
ぎ、拡張性が劣るという問題点がある。すなわち、一般
に、フリ７プフロツプやゲートで構成する第５図に示す
如き時間スイッチは、メモリを用いる場合に比べて集積
度が劣るので、ハイウェイＨＷの多重度Ｎが大きい場合
、Ｎより小さい多重度ｍ　（ｍは整数）のスイッチのＬ
ＳＩを複数個組合せて構成する。現状ではｍ＝８程度の
スイッチをＬＳＩで実現することは可能である０例えば
Ｎ−１６のハイウェイを収容する時間スイッチを、ｍ＝
３のＬＳＩを複数個組合せて構成する場合、第７図に示
す如くなる。すなわち、入力ハイウェイＨＷｉ上の情報
を分離回路７０により偶数タイムスロットと奇数タイム
スロットに分離し、偶数タイムスロットの多重度Ｎ／２
の情報はα点に送出し、奇数タイムスロットの多重度Ｎ
／２の情報はβ点に送出する。偶数タイムスロットの情
報はｍ＝８の時間スイッチ７１および７２にて交換され
、奇数タイムスロットの情報はｍ＝８の時間スイッチ７
３および７４にて交換される。セレクタ７５は時間スイ
ッチ７１と７３のうち偶数タイムスロー／　トを交換し
た時間スイッチ７１の出力を選択して１点に送出し、セ
レクタ７６は時間スイッチ７２と７４のうち奇数タイム
スロットを交換した時間スイッチ７４の出力を選択して
δ点に送出する。多重回路７７は１点とδ点のｍ＝８多
重の情報をＮ＝１６多重に再び多重化する。第７図の拡
張例ではｍ＝８のＬＳＩを４個用意しなければならない
。一般に多重度Ｎのハイウェイを収容する時間スイッチ
を多重度ｍの時間スイッチモジュールで構成する場合、
多重度ｍの時間スイッチモジュールを（Ｎ／ｍ）”個必
要とする。このため、ハイウェイの多重度Ｎが大きくな
るにつれて、時間スイッチのモジュール（例えばＬＳＩ
　）の個数も急速に大きくなり、拡張性に劣る。

〔問題点を解決するための手段〕

第１図に本発明の原理ブロック図を示す。第１図に示す
高速時間スイッチは、多重度Ｎに時分割多重された入力
ハイウェイＨＷｉを収容する。多重度Ｎを因数Ｍおよび
Ｌ　（Ｎ＝ＭＸＬ、ＭおよびＬは正の整数）に分解し、
Ｎビットからなる１フレームがＭ個のサブフレームから
構成されているものとする。時間スイッチは、入力ハイ
ウェイＨＷｉ上の情報をＬビット毎に直列−並列変換す
るＬビットの入力シフトレジスタ５ＲＯ１各々が入力シ
フトレジスタＳＲＯのＬビットの出力を収容するＭ個の
サブスイッチ＃０〜＃Ｍ−１Ｍ個のサブスイッチの各々
に交換制御情報を与える制？１１ＣＣ、サブフレームカ
ウンタ（ＣＮＴ２　）およびＭ個のサブスイッチの出力
の論理和を取るオアゲートＯＲを備えている。Ｍ個のサ
ブスイッチ＃０〜＃Ｍ−１の各々は、入力シフトレジス
タ　ＳＲＯの出力から制御系によって指定された指定ビ
ット情報を選択するＬ−１セレクタＳｌｌ！Ｌ　Ｏと、
このセレクタ５１１！Ｌ　Ｏを制御するＬＯｇｔ　Ｌ個
の第１の制御用Ｌピントシフ出力バッファ用Ｌビットシ
フトレジスタＳＲＩの出力のいずれか一方を選択する２
−１セレクタＳＥＬ　１と、この２−１セレクタＳＲＬ
　Ｌを制御するＬｏｇ。

Ｍ個の第２の制御用Ｌビットシフトレジスタ５Ｒ２−２
と、比較器ＣＭＰ　Ｏとを具備する。比較器ＣＭＰ　Ｏ
は、第２の制御用Ｌビットシフトレジスタの出力と、サ
ブフレームカウンタ（ＣＮＴ２　）より指定された指定
サブフレーム番号とを比較して、一致したときは２−１
セレクタＳＥＬ　ｌがＬ−１セレクタＳｔ！Ｌ　Ｏの出
力を選択して出力バッファ用Ｌビットシフトレジスタに
格納させ、不一致のときは出力バッファ用Ｌビットシフ
トレジスタＳＲＩの出力を選択して出力バッファ用Ｌビ
ットシフトレジスタＳＲＩに再び格納させるように、２
−１セレクタＳＯＬ　１を制御する。オアゲートＯＲは
、Ｍ個のサブスイッチ＃０〜＃Ｍ−１の各々に含まれる
出力バッファ用ＬビットシフトレジスタＳＲＩの出力の
論理和を取って出力ハイウェイに送出する。

〔作−用〕

Ｍ個のサブスイッチ＃０〜＃Ｍ−１の各々は、Ｍ個のサ
ブフレームの１つを構成するＬビットを入出力間で交換
するし多重時間スイッチとなっており、オアゲートＯＲ
によって各サブスイッチのＬビットの出力をＭ個合成し
たＮビットからなるｌフレームが送出される。Ｌ−１セ
レクタＳ［ＥＬＯの入力から見て、入力シフトレジスタ
ＳＲＯによるファンアウトはＭ１第１の制御用シフトレ
ジスタ５Ｒ２−１によるファンアウトは−である。最大
動作速度はＭと−のうち大きい方で決定される。

〔実施例〕

第２図は本発明の一実施例による高速時間スイッチを示
すブロック図である。第２図においては、第１図に示し
た原理ブロック図に含まれるしビットの入力シフトレジ
スタＳＲＯ，ＯＲゲー１−、　　Ｌ−１セレクタ５ＥＬ
Ｏ，第１の制御用Ｌビットシフトレジスタ５Ｒ２−１，
２−１セレクタＳＥＬ　１　、第２の制御用Ｌビットシ
フトレジスタ５Ｒ２−２，出力バッファ用Ｌビットシフ
トレジスタＳＲＩおよび比較器ＣＭＰ　Ｏに加えて、サ
ブスイッチ＃０〜＃Ｍ−１の各々に、セレクタ５ＥＬ２
−１，５ＥＬ２−２．７リツプフロツプＦＰ　１〜ＦＦ
　４を備えている。

Ｌ−１セレクタＳｔ！Ｌ　Ｏは、第１の制御用Ｌビット
シフトレジスタ５Ｒ２−１の出力である交換制御情報の
下位ＬＯｇ＊　Ｌビットに対応した１ビツトの入力デー
タを選択する。フリップフロップＦＦ　１はクロック信
号ＣＬＫに応じてＳＥＬ　Ｏの出力をラッチする。クロ
ック信号ＣＬＫは入力ハイウェイ上の１タイムスロフト
に等しい周期を持つ、２−１セレクタＳＢＬ　１は、比
較器ＣＭＰ　Ｏが交換制御情報のサブフレームを検出し
たときのみＦＦＩの出力を選択し、それ以外では出力バ
ッファ用ＬビットシフトレジスタＳＲＩの出力を選択す
る。フリップフロップＦＦ３は比較器ＣＭＰ　Ｏの出力
をクロック信号ＣＬＫに応じてラッチし、ＦＦ３の出力
Ｑが２−１セレクタＳＥＬ　１の選択制御信号となる。

出力バッファ用ＬビットシフトレジスタＳＲＩはクロッ
ク信号ＣＬＫに応じて２−１セレクタＳＥＬ　１の出力
を取込む。ゲートＧはフリップフロップＦＦ４の出力Ｑ
がハイレベル″Ｈ”のときだけ、出力バッファ用Ｌビッ
トシフトレジスタＳＲＩの出力を通過させる。

サブスイッチ＃０〜＃Ｍ−１それぞれに含まれるフリッ
プフロップＦＦ４は、交換の対象となるサブフレームの
情報が出力バッファ用ＬビットシフトレジスタＳＲＩか
ら出力されるときのみ、出力Ｑを“Ｈ”レベルにする。

フリップフロップＰＦ２はゲ−トＧの出力をクロック信
号の１周期分遅らせてオアゲートＯＲに与える。

サブスイッチ＃０〜＃Ｍ−１の周辺には人カバッファ部
ＩＰ、タイミング部ＴＰ、および制御系ＣＣとのインタ
フェース部ＩＮＴが設けられている。

入力８フファ部ＩＰにおいては、Ｌビットの入力シフト
レジスタＳＲＯとＬ−１セレクタＳＥＬ　Ｏとの間に、
ＬビットのフリップフロップＦＦＯが接続されており、
ＦＦＯはＬビットのサブフレーム毎にＳＲＯの出力をラ
ッチする。タイミング部ＴＰは、Ｌビットの各サブフレ
ーム内で０〜Ｌ−１のビット（タイムスロット）をカウ
ントするビットカウンタＣＮＴ　１と、各フレーム内で
０−Ｍ−１のサブフレームをカウントするサブフレーム
カウンタＣＮＴ　２と、サブフレームカウンタＣＮＴ　
２の出力（Ｌｏｇｔ　Ｍビット）をデコードして、どの
サブスイッチで出力が交換されるべきかを決定するデコ
ーダＤＥＣＯとを備えている。制御部ＣＣとのインタフ
ェース部ＩＮＴは、制御部ＣＣから与えられるＬｏｇｚ
Ｎピントのアドレスのうち、サブフレーム内のビットに
対応する下位Ｌｏｇ、　Ｌビットのアドレスと、ビット
カウンタＣＮＴ　１の出力Ｑとの一致を検出する比較器
ＣＭＰ　１と、この一致が検出されたとき、サブフレー
ムに対応する上位ＬＯｇｔ　Ｍビットのアドレスをデコ
ードするデコーダＤＥＣ１を備えている。

動」」【乳 第３図のタイムチャートにより、第２図に示した高速時
間スイッチの動作を説明する。

第３図（ａ）は入力ハイウェイＨＷｉ上の情報のフォー
マットを示しており、１フレーム（ＩＦ）はＭ個のサブ
フレーム＃　Ｏ３Ｆ〜＃　（Ｍ−１）ＳＦから成ってい
る。各サブフレームはＬ個のタイムスロットＴＳｏ　〜
ＴＳ（Ｌ−１）　、　ＴＳＬ　〜ＴＳ（２Ｌ−１）、　
・・・より成っている。

第３図（ｂｌはＬ−１セレクタＳＥＬ　Ｏの入力を示し
ており、Ｌビットの入力シフトレジスタＳＲＯにＬビッ
トの情報が格納されると並列にこれが出力され、フリッ
プフロップＦＦＯはサブフレームカウンタＣＮＴ　２の
出力に応じて１サブフレ一ム分遅れてこの情報を出力す
る。こうして、入力ハイウェイＨＷｉのサブフレーム＃
ＩＳＦが到来している間はＬ−１セレクタＳｔ！［、０
にサブフレーム＃Ｏ５ＦのタイムスロットＴＳｏ　＝Ｔ
Ｓ（Ｌ−１）のＬビットが並列に入力されており、サブ
フレーム＃　２ＳＦが到来している間はＳＥＬ　Ｏにサ
ブフレーム＃　ＩｓＰのＬビットが入力されている。第
３図（１１，）はサブフレームカウンタＣＮＴ　２の出
力を示しており、サブフレームの番号０−Ｍ−１を周期
的にカウントしている。

例えば入力ハイウェイＨＷｉ上のサブフレーム＃　ＩＳ
ＦにあるタイムスロットＴＳｉを出力ハイウェイ１１−
ｏ上のサブフレーム＃　ＯＳＦにあるタイムスロットＴ
Ｓｊに接続する場合を考える。出力ハイウェイＨＷｏ上
のサブフレーム＃　ＯＳＦへの変換を担当するサブスイ
ッチをサブスイッチ＃Ｏとする。このとき、制御系ＣＣ
から与えられるアドレスＡＤの下位Ｌｏｇｚ　Ｌビット
は出力タイムスロットＴＳｊに対応する値ｊを示してお
り、上位Ｌｏｇ、　Ｍピントは出力サブフレーム＃ＯＳ
Ｆに対応する“０”を示している。

第３図（ｆｌに示す如く、ビットカウンタＣＮＴ　１は
各サブフレーム内のビット０−Ｌ−１を周期的にカウン
トしている。ピントカウンタＣＮＴ　１の出力がｌ　＝
　ｊ　　（ｓｏｄ　Ｌ）になったとき、比較器ＣＭＰ　
１は一致を検出してデコーダＤＥＣＩにイネーブル信号
を出力する。これにより、デコーダ［）ＥＣｌは入力“
Ｏ”に対応するサブスイッチ＃０内のセレクタＳＥＬ　
２−２および５ＨＬ２−１を切換えて、制御系ＣＣから
の交換制御情報ＷＤ、この場合は交換の対象となる入力
ハイウェイ上のサブフレーム番号１　　（ＷＤの上位Ｌ
ｏｇ、　Ｍビットで指定される）とサブフレーム内での
タイムスロット番号に＝ｉ（ｎ＋ｏｄ　Ｌ）　　（ＷＤ
の下位Ｌｏｇｇ　Ｌビットで指定される）を、それぞれ
制御用Ｌビットシフトレジスタ５Ｒ２−２および５Ｒ２
−１に書込む（第３図（ｄ）。

（ｅ）参照）。

制御用Ｌビットシフトレジスタ５Ｒ２−１および５Ｒ２
−２はそれぞれ、クロック信号ＣＬＫに応じてサブフレ
ーム単位に内容を巡回させており、セレフタ４ＶＬ２−
１．２−２が交換制御情報ＷＤを選択して内容を書き替
える時以外は、自己の出力を再び入力に取込んでいる。

比較器ＣＭＰ　Ｏは、入力サブフレーム番号（この場合
はｌ）を格納している第２の制御用Ｌビットシフトレジ
スタ５Ｒ２−２ばからのＬｏｇ、　Ｍビットの出力と、
サブフレームカウンタＣＮＴ　２の出力との比較を行噸
い、第３図（ｇ）に示す如く、１フレーム内で１回だけ
１タイムスロット分のハイレベル“Ｈ″を出力する。こ
のハイレベルのｊＩＪＩ　間Ｂの間に、入力ハイウェイ
ＨＷｉ上のタイムスロットＴＳｉの情報はＬ−１セレク
タ５ＢＬＯ，フリップフロップｐｐｔ、および２−１セ
レクタＳＥＬ　１を介して出力バッファ用Ｌビットシフ
トレジスタＳＲＩに格納される。第３図（ｈ）はＬ−１
セレクタＳｔ！Ｌ　Ｏの出力、第３図（１）は２−１セ
レクタＳＥＬ　１の出力を示している。出力バッファ用
ＬビットシフトレジスタＳＲＩの出力はゲートＧの一方
の入力に与えられると共に、比較器ＣＭＰ　Ｏの出力が
ローレベル“Ｌ”のときは２−１セレクタＳＥＬ　１に
よってＳＲＩに再入力させられる。ＳＲ１はクロック信
号ＣＬＫに応じてサブフレーム単位で内容を巡回させて
いる。第３図（ｈ）かられかるように、−たんタイムス
ロットＴＳｉがＳＥＬ　１にて選択された後はその後の
サブフレーム内の同一タイムスロットＴＳｋにはタイム
スロットＴＳｉの情報が繰り返し現われている。　５Ｅ
ＬＩの出力がＳＥＬ　Ｏの出力より１タイムスロット分
遅延しているが、この遅延はフリップフロップＦＦＩま
たはＦＦ３によって生じたものである。

ゲートＧはフリップフロップＦＦ４の出力Ｑによって制
御される。ＦＦ４の出力Ｑの波形は第３図（ｇ）に示さ
れている。すなわち、デコーダＤＩＥＣＯはサブフレー
ムカウンタＣＮＴ　２の出力（ＬｏｇπＭビット）をデ
コードして０〜Ｍ−１のＭ個の出力をサブフレーム単位
に順次出力する。サブスイッチ＃０内のＦＦ４はデコー
ダＤＩＥＣＯの出力０を受けて各フレーム毎にサブフレ
ーム＃Ｏ５Ｆに対応する第３図０）に示す波形を発生す
る。こうして１フレーム経過後には、出力ハイウェイＨ
ＷｏのサブフレームａＯ５Ｐ内のタイムスロットＴＳｊ
に入力ハイウェイ１ＩＷｉ上のフレームａＩＳＦ内のタ
イムスロットＴＳｉの情報が得られ、交換動作は終了す
る。

他のサブフレームにおける交換動作も同様に他のサブス
イッチにおいて行われる。

裏施舅■墓来 上述の実施例によれば、フリップフロップＦＦＯの出力
から見たファンアウトはＭ、制御用Ｌビットシフトレジ
スタ５Ｒ２−２から見たファンアウトは−＋１であり、
両者の大きい方が時間スイッチの最大動作速度を決定す
る０例えばＮ＝６４として、Ｍ＝８．Ｌ＝８とすると、
最大動作周波数ｆｔ　＝　５３４ＭＨ２が可能となり、
従来の方式に比べて大幅に速度を上げろことが可能であ
る。

更に、上述の実施例によれば、ハイウェイの多重度が大
きい場合に時間スイッチの拡張が容易であるという利点
が得られる。すなわち、第２図に示したように、本発明
の実施例による高速時間スイッチは、Ｍ個のサブスイッ
チと、入カバソファ部ＩＰ、タイミング部ＴＰ、および
インタフ二−ス部ＩＮＴから成る共通部とで構成されて
いるが、Ｍ個のサブスイッチは基本的にはＬ多重のスイ
ッチをＭ個並列配置したものである。従って、ハイウェ
イＨＷの多重度Ｎの増大に伴キっで、Ｍ個のサブスイッ
チを含む第２図に示した高速時間スイッチを１モジユー
ル（例えばＩＬＳ１）に組み込めなくなり、複数のモジ
ュールで実現する場合にも、第４図に示すように単に複
数のモジュールを並列配置すればよい、第４図において
は、サブフレーム＃０〜＃−を含む１つのモジュールＭ
ＤＩとサブフレーム＃−＋１〜＃Ｍ−１を含む他のモジ
ュールＭＤ２を並列配置した例を示しである。それぞれ
のモジュールＨＤ１．ＭＤ２には、ＳＲＱ、　ＦＦＯ，
ＣＮＴｌ。

ＣＮＴ２等の上記共通部を重複して持たせておく、サブ
スイッチの各々は、Ｎ多重分の制御用シフトレジスタを
持っていればよい、入力ハイウェイＨＷｉの情報、フレ
ームパルスＦＰ、およびクロフク信号ＣＬＫは各モジュ
ールの入力シフトレジスタＳＲＯ。

サブフレームカウンタＣＮＴ　２　、およびピントカウ
ンタＣＮＴ　１にそれぞれ並列に与えられる。モジュー
ルＭＤ１．ＭＤ２の出力はオアゲートＯＲＩを介して出
力ハイウェイＨＷｏに送出される。

第４図の構成を第７図の従来例と比較すると明らかなよ
うに、第４図においては分離回路と多重回路が不要であ
り、また、最もゲート数が必要なフリップフロップの段
数およびシフトレジスタの段数は、第５図の従来例では
５ＲＯａ　、ＰＦＯａ共にＮビットであるのに対し、第
４図の実施例ではＳＲＯ，ＰＦＯは共にＬピクトで済む
、このため、本発明の実施例ではフリップフロップやシ
フトレジスタを小型化でき、モジュール化に適している
。

更に、本発明の実施例では複数のモジュールを入力ハイ
ウェイと出力ハイウェイの間に単に並列接続すればよい
ので、第７図に示した従来例め如く多重度Ｎの二乗に比
例してモジュール数が増大することはなく、サブスイッ
チ＃０〜＃Ｍ−１を集積化可能な範囲でモジュール化し
て並列配置すればよく、モジュール数が従来と比較して
少なくて済む。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、Ｎ多
重の入力ハイウェイを収容する時分割交換システムにお
いて、Ｎ−ＭＸＬとしたとき、Ｌ多重のサブスイッチを
Ｍ個並列に配置したことにより、時間スイッチ内でのフ
ァンアウト遅延を大幅に減少させた超高速時間スイッチ
が実現できる。

間スイッチのモジュール数は従来に比べて少なくて済み
、拡張性に優れた時間スイッチが得られる。

更に、各モジュール内の入カバソファ部のシフトレジス
タやフリップフロップの段数が従来に比べて少なくて済
むのでモジュールの小型化が可能であるという利点もあ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例による高速時間スイッチを示
すブロック図、 第３図は第２図の実施例の動作説明図、第４図は第２図
の実施例の効果の１つの説明図、第５図は従来の時間ス
イッチの一例を示すブロック図、 第６図は第５図の従来例の動作説明図、第７図は第５図
の従来例における問題点の１つの説明図である。 ＋１Ｗｉ・・・入力ハイウェイ、 ＳＲＯ・・・入力シフトレジスタ、 ＃０〜＃トド・・サブスイッチ、 ＯＲ・・・オアゲート、 ＳＥＬ　Ｏ・・・Ｌ−１セレクタ、 ５Ｒ２−１・・・第１の制御用Ｌビットシフトレジスタ
、ＳＲ２−２・・・第２の制御用Ｌビットシフトレジス
タ、ＳＯＬ　１・・・２−１セレクタ、 ＣＭＰ　Ｏ・・・比較器。 実施例の効果の１つの説明図 第４図 従来例における問題点の１つの説明図 第７図

Claims (1)

【特許請求の範囲】
1. （１）多重度Ｎに時分割多重された入力ハイウェイを収
   容する時間スイッチであって、 該多重度Ｎを因数ＭおよびＬ（Ｎ＝Ｍ×Ｌ）に分解し、
   Ｎビットからなる１フレームがＭ個のサブフレームから
   構成されているものとし、 該入力ハイウェイ上の情報をＬビット毎に直列−並列変
   換するＬビットの入力シフトレジスタ（ＳＲＯ）、各々
   が該入力シフトレジスタのＬビットの出力を収容するＭ
   個のサブスイッチ（＃０〜＃Ｍ−１）、該Ｍ個のサブス
   イッチの各々に交換制御情報を与える制御系、および該
   Ｍ個のサブスイッチの出力の論理和を取るオアゲート（
   ＯＲ）を備え、 該Ｍ個のサブスイッチの各々は、 該入力シフトレジスタの出力から該制御系により指定さ
   れた指定ビット情報を選択するＬ−１セレクタ（ＳＥＬ
   ０）、 該Ｌ−１セレクタを制御するｌｏｇ＿２Ｌ個の第１の制
   御用Ｌビットシフトレジスタ（ＳＲ２−１）、出力バッ
   ファ用Ｌビットシフトレジスタ（ＳＲ１）、 該Ｌ−１セレクタ（ＳＥＬ０）の出力と該出力バッファ
   用Ｌビットシフトレジスタ（ＳＲ１）の出力のいずれか
   一方を選択する２−１セレクタ（ＳＥＬ１）、該２−１
   セレクタ（ＳＥＬ１）を制御するｌｏｇ＿２Ｍ個の第２
   の制御用Ｌビットシフトレジスタ（ＳＲ２−２）、およ
   び 比較器（ＣＭＰ０） を具備し、 該比較器は、該第２の制御用Ｌビットシフトレジスタの
   出力と、該制御系より指定された指定サブフレーム番号
   とを比較して、一致したときは該２−１セレクタ（ＳＥ
   Ｌ１）が該Ｌ−１セレクタ（ＳＥＬ０）の出力を選択し
   て該出力バッファ用Ｌビットシフトレジスタに格納させ
   、不一致のときは該出力バッファ用Ｌビットシフトレジ
   スタ（ＳＲ１）の出力を選択して該出力バッファ用Ｌビ
   ットシフトレジスタに再び格納させるように、該２−１
   セレクタを制御するようにし、 該オアゲートは、Ｍ個のサブスイッチの各々に含まれる
   該出力バッファ用Ｌビットシフトレジスタの出力の論理
   和を取って出力ハイウェイに送出するようにしたことを
   特徴とする高速時間スイッチ。