JPS61275918A

JPS61275918A - メモリ・バツクアツプ回路

Info

Publication number: JPS61275918A
Application number: JP60117783A
Authority: JP
Inventors: Takashi Sonobe; 園部　孝
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1985-05-31
Filing date: 1985-05-31
Publication date: 1986-12-06
Also published as: JPH0456328B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電池を用いたメモリ・バックアップ回路に関
する。

（従来の技術）第３図は従来のこの種の回路の電気的接続図である。図
中、１はバックアップ用のバッテリ、２はこのバッテリ
１に直列に接続された第１のトランジスタ・スイッチ、
３は５■電圧を供給する主電源（図示せず）に直列に接
続された第２のトランジスタ・スイッチである。第１．
第２のトランジスタ・スイッチ２．３の共通接続点は、
メモリ回路ＭＥの電源ライン５Ｍに接続されている。４
は主電源からの５■電圧を監視する第１のコンパレータ
、５はメモリ回路ＭＥに供給される電圧ｅ−を監視する
第２のコンパレータ、６は第１のコンパレータ４の出力
を入力し第２のトランジスタ・スイッチ３を駆動するト
ランジスタ、７は第２のコンパレータ５からの出力を入
力し第１のトランジスタ・スイッチ２を駆動するトラン
ジスタである。８は第１．第２のコンパレータ４，５に
与える基準電圧ｙｒｅｒの発生回路であり、９はこの基
準電圧発生回路８の電源となるＤＣ／ＤＣコンバータで
ある。このような構成の従来回路において、今、５Ｖ電
圧が、第１．のコンパレータ４の検出電圧（例えば４．
９０Ｖ）以上の場合、このコンパレータ４の出力はオン
（ハイレベル）となり、駆動用トランジスタ６は、第２
のトランジスタ・スイッチ３をオン状態とする。これに
より、メモリ回路ＭＥには、主電源からの５Ｖｌｌ圧が
供給され、その供給電圧ｅＭは略５■となっている。

このメモリ回路ＭＥへの供給電圧ｅＭは、第２のコンパ
レータ５によって監視されている。主電源が正常の場合
、第２のコンパレータ５の出力は、その監？ｌＪ１電圧
が検出電圧（例えば４．８５Ｖ）以上であるので、オフ
（ローレベル）であり、駆動用トランジスタ７は、第１
のトランジスタ・スイッチ２をオフ状態とし、バッテリ
１がらの電源供給は受けない。

主電源が異常となり、５■電圧が４．９０Ｖより低下し
た場合、第１のコンパレータ４は、これを検出し、その
出力をオフ（ローレベル）とし、駆動トランジスタ６及
び第２のトランジスタ・スイッチ３がオフとなる。これ
によって、主電源からのメモリ回路ＭＥへの電源供給が
停止する。主電源からの電源供給が停止すると、供給電
圧ｅＭが低下する。そして、その値が、第２のコンパレ
ータ５の検出電圧である４、８５Ｖ以下となると、第２
のコンパレータ５の出力は、オン（ハイレベル）となり
、駆動用トランジスタ７は第１のトランジスタ・スイッ
チ２をオン状態とし、バッテリ１からの電圧をメモリ回
路ＭＥへ供給する。この状態では、第２のコンパレータ
５．駆動用トランジスタ７及び第１のトランジスタ・ス
イッチ２を含んで形成されるループは、メモリ回路ＭＥ
の供給電圧ｅＭが、検出電圧（４，８５Ｖ）と等しくな
るように安定化させる動作を行っている。

以上のような動作により、主電源が異常時或いは停電時
には、バッテリ１によって、メモリ回路ＭＥがバックア
ップされる。

（発明が解決しようとする問題点）第３図に示すような従来回路によれば、次に述べるよう
な問題点がある。

（ａ　）何らかの事故によって、メモリ回路ＭＥの電源
ライン５Ｍとグランド端子ＧＮＤｍが短絡した場合、第
１又は第２のトランジスタ・スイッチ２又は３に大電流
が流れ、このトランジスタ・スイッチが破損する。

（ｂ）バッテリ１によるバックアップ時（主電源の停電
時）に、電源ライン５Ｍとグランド端子ＧＮＤ問が短絡
した場合、バッテリ１が短絡されたと同じ状態となり、
バッテリ１が発熱等により損傷する。

（０１バツテリ１によるバックアップは、バッテリ電圧
が低下しても引き続いて行われるため、バッテリは過放
電状態となり、動作保障電圧以下の不定領域での動作が
起こり得る。これは、次回復電時の記憶内容の保障に支
障を来たす場合が多い。

本発明はこのような問題点に鑑みてなされたもので、そ
の目的は、メモリ回路の電源ライン５Ｍとグランド端子
ＧＮＤＩＩＩの短絡等による過大電流時の、スイッチ素
子及びバッテリの損傷を防止すると共に、バッテリ過放
電状態の防止及びバッテリ電圧低下時におけるメモリ回
路側の動作保障電圧以下の不安定動作を防止することの
できるメモリ・バックアップ回路を実現することにある
。

（問題点を解決しようとする手段）前記した問題点を解決する本発明は、メモリ回路と、こ
のメモリ回路のバックアップ用のバッテリと、前記メモ
リ回路の電源ラインと前記バッテリとの・間に接続され
た第１のスイッチ素子と、前記メモリ回路の電源ライン
と主電源との間に接続された第２のスイッチ素子と、前
記主電源の電圧を監視し前記第２のスイッチ素子のオン
／オフを制御する第１のコンパレータと、前記メモリ回
路の電源ラインに供給される電圧を監視し、前記第１の
スイッチ素子を制御する第２のコンパレータとを備えた
メモリ・バックアップ回路において、前記バッテリと前
記第１のスイッチ素子との間に電流制限抵抗を接続する
と共に、前記メモリ回路への供給電圧を監視する第３の
フンパレータを設け、この第３のコンパレータによって
前記供給電圧がメモリ回路の動作保障電圧以下となった
時、前記第１〜第３の各コンパレータの電源供給を停止
するように構成したことを特徴とするものである。

（実施例）以下、図面を参照し本発明の実施例を詳細に説明する。

第１図は本発明の一実施例回路の電気的接続図である。

図において、第３図と同一部分には同一符号を付して示
す。１０はバッテリ１と第１のトランジスタ・スイッチ
２との間に接続された電流制限抵抗、１１は第３のコン
パレータで、メモリ回路ＭＥの電源ライン５Ｍの供給電
圧ｅＭを監視する過放電防止用の第３のコンパレータ、
１２は第１〜第３の各コンパレータ４，５．１１の電源
供給ラインＢＰＷに接続された第３のスイッチ素子で、
第３のコンパレータ１１の出力によってオン／オフする
。１３は第１のコンパレータ４の出力で、駆動用トラン
ジスタ７のオン／オフを制御するトランジスタであ兆。

尚、この回路においては、各コンパレータに与える基準
電圧Ｖｒｅｆの発生回路８は、ダイオードＤ１又はＤ２
を介してバッテリ１又は主電源から与えられるようにな
っている゛。又、Ｄ３は主電源から各コンパレータへの
電源供給用のダイオードである。

このように構成した本発明回路の動作を、正常時、停電
時、異常時（バックアップ時）に分けて説明すれば、以
下の通りである。

（正常時）主電源より供給される５■電圧を、第１のコンパレータ
４が監視している。、５ｖ電圧が第１のコンパレータ４
の検出電圧（例えば４．８０Ｖ）以上であれば、その出
力はオン（ハイレベル）であって、駆動用トランジスタ
６及び第２のトランジスタ・スイッチ３がそれぞれオン
状態となり、メモリ回路ＭＥにはトランジスタ・スイッ
チ３及び電源ライン５Ｍを介して主電源より電圧が供給
される。又、この状態では、第１のコンパレータ４は、
トランジスタ１３をオンとし、駆動用トランジスタ７を
オフとし、第１のトランジスタ・スイッチ２の機能を停
止させている。

（停電時）主電源の５ｖ電圧が、第１のコンパレータ４の検出電圧
＜４．８０Ｖ）以下となると、その出力はオフ（ロウレ
ベル）状態となり、駆動用トランジスタ６及び第２のト
ランジスタ・スイッチ３がそれぞれオフ状態となり、主
電源よりのメモリ回路ＭＥへの電源供給が停止する。又
、第１のコンパレータ４の出力がオフとなると同時に、
それまで第１のトランジスタ・スイッチ２の機能を停止
させていたトランジスタ１３もオフ状態となる。

これにより、駆動用トランジスタ７がオンとなり、第１
のトランジスタ・スイッチ２が機能し、バッテリ１から
の電圧が電流制限抵抗１０．第１のトランジスタ・スイ
ッチ２及び電源ライン５Ｍを介してメモリ回路ＭＥに供
給される。　　　　　　　′この状態では、第２のコン
パレータ５は、電源ライン５Ｍに供給される電圧ｅＭを
監視しており、この供給電圧ＯＭが第２のコンパレータ
５の一検出電圧に比例した一定電圧になるように制御し
ている。又、第３のコンパレータ１１も、電源ライン５
Ｍに供給される電圧ｅＭを監視しており、この供給電圧
ｅＭが第３のコンパレータ１１の検出電圧（この検出電
圧はメモリ回路ＭＥの動作保障電圧で、例えば４．７５
Ｖ）以上であれば、その出力をオン（ハイレベル）とし
、第３のスイッチ１２をオンとし、第１〜第３の各コン
パレータ４゜５．１１に、バッテリ１からの電源を供給
して、それらを動作させる。

（異常時）バッテリ１が過放電状態直前の場合、バッテリの特性に
よりバッテリ電圧及びメモリ回路ＭＥへの供給電圧ｅＭ
が低下する。供給電圧ｅＭが、第３のコンパレータ１１
の検出電圧（４，７５Ｖ）よりも低下すると、即ち、メ
モリ回路ＭＥの動作保障電圧以下となると、第３のコン
パレータ１１はオフ（ローレベル）となり、これによっ
て、第３のスイッチ１２がオフとなって、第１〜第３の
各コンパレータ４，５．１１への電源供給を停止する。

各コンパレータ４．５．１１の各電源が供給されなくな
ると、第１．第２のトランジスタ・°　　　スイッチ２
．３は何れもオフとなり、メモリ回路ＭＥへの電源供給
も停止する。これによって、バッテリ１の過放電の防止
及びメモリ回路ＭＥの動作保障電圧以下での動作を停止
させ、不安定動作の防止を行うようにしている。

一方、メモリ回路ＭＥの電源ライン５Ｍとグランド端子
ＧＮＤ問が事故等で短絡し、電源ライン５Ｍに過大電流
が流れると、電流制限抵抗１０に正常時よりも大きな電
圧効果が発生する。これにより、供給電圧ｅＭの電圧が
低下し、この供給電圧ｅＭの電圧低下を検出している第
３のコンパレータ１１がオフとなり、前記したのと同様
に第１〜第３の各コンパレータへの電源供給が停止し、
第１．第２のトランジスタ・スイッチ２，３がオフとな
り、メモリ回路ＭＥへの電源供給が停止する。このよう
な動作によって、電源ライン５Ｍとグランド端子ＧＮＤ
閤の短絡時、第１のトランジスタ・スイッチ２及びバッ
テリ１の損傷を防止するようにしている。

第２図は以上の各状態における各素子の動作状態を示す
タイムチャートである。

主電源からの５ｖ電圧が４．８０Ｖ以上では、第１゛の
コンパレータ４の出力がハイレベルで、トランジスタ１
３がオン、トランジスタ２がオフで、主電源からの５Ｖ
Ｉ圧がメモリ回路ＭＥに供給されている。５ｖ電圧が４
．８■と４．７５Ｖの間では、第１のトランジスタ・ス
イッチ２がオンで、バッテリ１からの電圧が、コンパレ
ータ５を含む回路によって安定化され、メモリ回路ＭＥ
に供給されている。

メモリ回路ＭＥへの供給電圧ｅＭが４．７５Ｖより低下
すると、第３のコンパレータ１１の出力がＯ−レベルと
なり、各コンパレータ４．５．１１の電源供給ラインＢ
ＰＷの電圧が断となって、動作が停止する。

（発明の効果）以上説明したように、本発明は、メモリ回路の供給電圧
を第３のコンパレータによって監視し、この供給電圧が
メモリ回路の動作保障電圧以下となった時、第１〜第３
の各コンパレータへの電源供給を停止させ、全てのスイ
ッチ素子をオフとするものである。従って、本発明によ
れば、メモリ回路の電源ラインとグランド端子間の短絡
事故等に対する、スイッチ素子やバッテリの破損を防止
できる。又、バッテリの過放電の防止及びメモリ回路の
動作保障電圧以下の不安定動作を防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例回路の電気的接続図、第２図
はその動作を示すタイムチャート、第３図は従来回路の
電気的接続図である。１・・・バッテリ２．３．１２・・・トランジスタ・スイッチ４．５．１
１・・・コンパレータ６．７・・・駆動用トランジスタ８・・・基準電圧発生回路

Claims

【特許請求の範囲】

メモリ回路と、このメモリ回路のバックアップ用のバッ
テリと、前記メモリ回路の電源ラインと前記バッテリと
の間に接続された第１のスイッチ素子と、前記メモリ回
路の電源ラインと主電源との間に接続された第２のスイ
ッチ素子と、前記主電源の電圧を監視し前記第２のスイ
ッチ素子のオン／オフを制御する第１のコンパレータと
、前記メモリ回路の電源ラインに供給される電圧を監視
し、前記第１のスイッチ素子を制御する第２のコンパレ
ータとを備えたメモリ・バックアップ回路において、前
記バッテリと前記第１のスイッチ素子との間に電流制限
抵抗を接続すると共に、前記メモリ回路への供給電圧を
監視する第３のコンパレータを設け、この第３のコンパ
レータによって前記供給電圧がメモリ回路の動作保障電
圧以下となった時、前記第１〜第３の各コンパレータの
電源供給を停止するように構成したことを特徴とするメ
モリ・バックアップ回路。