JPS61270869A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８型ＬＳＩ等の半導体装置の製法に関
し、特にシリティトン用いたセルフアライメントプロセ
スの改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for manufacturing a semiconductor device such as an MO8 type LSI, and particularly relates to an improvement in a self-alignment process using a silititon.
この発明は、スパッタ法等により形成したＭｏＳｉ２等
のシリサイド層ｔマスクとして半導体表面に選択的にリ
ン等の不純物？イオン注入する場合において、イオン注
入の前及び後にそれぞれシ 。This invention selectively injects impurities such as phosphorus onto the semiconductor surface as a t mask of a silicide layer such as MoSi2 formed by sputtering or the like. In the case of ion implantation, two steps are taken before and after the ion implantation.
リサイド層χ結晶化すべく熱処理することによりシリサ
イド層の低抵抗化を図ったものである。The resistance of the silicide layer is reduced by heat treatment to crystallize the silicide layer.
従来、ＭＯ８型ＬＳＩの製造にあたっては、ポリシリコ
ンを用いたセルフアライメントプロセスが広く利用され
ている。また、最近では、配？ｆＭ抵抗を減らして高速
化７図るため、ざリシリコンに代えて又はそれと共にシ
リサイド（例え＃′ｆＭｏｓｉ２、ＷＳｉ２、ＴｉＳｉ
２、ＴａＳｉ ２等）を用いたセルフアライメントプロ
セスも提案されている。ここで、ポリシリコンに代えて
シリサイトン用いた場合にはゲート電極がシリサイドか
らなり、ポリシリコンと共にシリサイトン用いた場合に
はゲート電極がポリサイド（ポリシリコンにシリサイド
を重ねたもの）からなる。そして、いずれの場合にも、
ゲート電極ンマスクとして半導体表面に選択的にリン、
ヒ素等の不純物乞ドープすることによりソース及びドレ
イン領域を形成する。Conventionally, in manufacturing MO8 type LSIs, a self-alignment process using polysilicon has been widely used. Also, recently, distribution? In order to reduce fM resistance and increase speed7, silicide (e.g. #'fMosi2, WSi2, TiSi2) is used instead of or together with silicon.
2, TaSi 2, etc.) has also been proposed. Here, when siliciton is used instead of polysilicon, the gate electrode is made of silicide, and when siliciton is used together with polysilicon, the gate electrode is made of polycide (silicide layered on polysilicon). And in any case,
Selectively apply phosphorus to the semiconductor surface as a gate electrode mask.
Source and drain regions are formed by doping with an impurity such as arsenic.
上記のようにシリサイド層ｔマスクとして不純物をドー
プする場合、シリサイド形成にはスパッタ法等の気相堆
積法ン用いると共に不純物ドーピングにはイオン注入法
を用いるととがあるうこのようなプロセスでは、イオン
注入の際にマスクとしてのシリティド層に高濃度でリン
等の不純物原子が注入される。通常、イオン注入後は注
入イオ゛ンを活性化するためアニール処理を行なうが、
このアニール処理だけでは、マスクとして使われたシリ
サイド層の抵抗率がシリ丈イド本来の低い抵抗率になら
ず、シリサイド本来の抵抗率より相当高いことがわかっ
た。また、アニール処理後におけるシＶ？イド層の抵抗
率は、リン等のイオン注入濃度が高いほど大きいことも
わかった。When doping impurities as a silicide layer mask as described above, a vapor deposition method such as sputtering is used to form the silicide, and an ion implantation method is used to dope the impurities.In such a process, During ion implantation, impurity atoms such as phosphorus are implanted at a high concentration into the silicide layer serving as a mask. Normally, after ion implantation, an annealing process is performed to activate the implanted ions.
It was found that with this annealing treatment alone, the resistivity of the silicide layer used as a mask did not reach the low resistivity inherent to silicide, but was considerably higher than the resistivity inherent to silicide. Also, the SiV after annealing treatment? It was also found that the resistivity of the ion layer increases as the concentration of ions such as phosphorus increases.
一般に、シリサイドを用いたセルファジィンメントプロ
セスでは、マスクとして用いたシリサイド層を残してお
いてゲート電極や配線として使用する。従って、配線抵
抗を減らすためには、シリティド層の抵抗率をできるだ
け挙式くする必要がある。ところが、上記のようにイオ
ン注入後アニールする方法では、シリサイド層の抵抗率
を低くするには、リン等のイオン注入濃度を低く設定す
るのが唯一の対策となる。しかしながら、このような対
策では、ソース及びドレイン領域のシート抵抗（又は抵
抗率）が大きくなる不都合がある。Generally, in a self-fabrication process using silicide, a silicide layer used as a mask is left and used as a gate electrode or wiring. Therefore, in order to reduce the wiring resistance, it is necessary to make the resistivity of the silicided layer as uniform as possible. However, in the method of annealing after ion implantation as described above, the only measure to lower the resistivity of the silicide layer is to set the implantation concentration of ions such as phosphorus low. However, such a measure has the disadvantage that the sheet resistance (or resistivity) of the source and drain regions increases.
その上、抵抗率を低くできるといっても、シリサイド本
来の抵抗率に相当するような低い抵抗率を実現できない
という問題もある。Furthermore, even if the resistivity can be lowered, there is a problem in that it is not possible to achieve a resistivity as low as the resistivity inherent in silicide.
この発明は、上記したような問題点を解決するためにな
されたものであって、マスクとしてのシリティド層の低
抵抗化を図ることｔ目的とするものである。This invention was made to solve the above-mentioned problems, and an object thereof is to reduce the resistance of a silicided layer used as a mask.
この目的を達成するため、この発明では、イオン注入の
前及び後にそれぞれシリサイド層を結晶化すべく第１及
び第２の熱処理を実施するようにしたものである。In order to achieve this object, the present invention performs first and second heat treatments to crystallize the silicide layer before and after ion implantation, respectively.
仁の発明の方法によれば、スパッタ法等により気相堆積
したシリサイド層は第１の熱処理によりアモルファスな
状態から結晶状態となる。次に、シリティド層をマスク
としてリン等のイオン注入後イ
状態になるが、この後第２の熱処理を実施すると、再び
結晶状態となる。この結果、シリサイド層は１、 シ
リサイド本来の抵抗率又はそれより低い抵抗率χ示すよ
うになり、配線抵抗の低減が可能となる。According to the method of Jin's invention, the silicide layer deposited in a vapor phase by sputtering or the like changes from an amorphous state to a crystalline state by the first heat treatment. Next, using the silicide layer as a mask, ions such as phosphorus are implanted into the crystalline state, but when a second heat treatment is performed thereafter, the crystalline state is restored. As a result, the silicide layer exhibits a resistivity of 1, a resistivity inherent to silicide, or a resistivity χ lower than that, making it possible to reduce wiring resistance.
第１図乃至第３図は、この発明の一実施例によるＭＯ８
型ＬＳＩの製造工程を示すもので、各々の図番に対応す
る工程（１１〜（３１’ｋｌ［次に説明する。1 to 3 show an MO8 according to an embodiment of the present invention.
It shows the manufacturing process of type LSI, and the steps (11 to (31'kl) corresponding to each figure number will be explained next).
（１）まず、Ｐ型シリコンからなる半専体基板ｌＯの表
面を選択酸化してシリコンオキティドからなるフィール
ド絶縁ｇ １２ ｇ形成する。次に、フィールド絶縁膜
１２の開口部に対応する基板表面部分を熱酸化してシリ
コンオキティドからなるゲート絶縁膜１２ Ａ ｙｉ！
−例えば５０［ｎｍ］の厚さに形成する。この後、基板
上全面にスパッタ法等によりモリブデンシリサイド（Ｍ
ｏＳｉ２） ！例えば３００（ｎｍ〕の厚さに堆積す
る。そして、周知のホトリソグラフィ技術〉用いてモリ
ブデンシリサイドを所望の電極・配線パターンに従って
バターニングすることによりゲート電極用のシリサイド
層１４及び配線用のシリサイド層１６ｙ！／形成する。(1) First, the surface of a semi-dedicated substrate lO made of P-type silicon is selectively oxidized to form field insulation g 12 g made of silicon octide. Next, the substrate surface portion corresponding to the opening of the field insulating film 12 is thermally oxidized to thermally oxidize the gate insulating film 12 made of silicon octide A yi!
- For example, it is formed to have a thickness of 50 [nm]. After that, molybdenum silicide (M
oSi2)! For example, the molybdenum silicide is deposited to a thickness of 300 (nm).Then, the molybdenum silicide is patterned according to a desired electrode/wiring pattern using a well-known photolithography technique, thereby forming a silicide layer 14 for the gate electrode and a silicide layer for the wiring. 16y!/form.
次に、炉又はランプアニール装置ン用いた第１の熱処理
によってシリサイド層１４及び１６Ｙアモルファス状態
から結晶化石せる。−例として、ランプアニール装置を
用いた場合、そりプデンシリサイドのシート抵抗は、ラ
ンプアニール後において第４図の線Ａに対応したものと
なり、ランプアニール温度が高いほどシート抵抗が低く
なる。Next, the silicide layers 14 and 16 are crystallized from the amorphous state by a first heat treatment using a furnace or lamp annealing device. - For example, when a lamp annealing device is used, the sheet resistance of the warped silicide corresponds to line A in FIG. 4 after lamp annealing, and the higher the lamp annealing temperature, the lower the sheet resistance.
（２）次に、フィールド絶縁膜１２及びシリサイド層１
４ヲマスクとしてＰ型半導体表面に選択的にリン又はヒ
素等のＮ型決定不純物をイオン注入する。(2) Next, field insulating film 12 and silicide layer 1
4. As a mask, ions of an N-type determining impurity such as phosphorus or arsenic are selectively implanted into the surface of the P-type semiconductor.
−例として、リン乞イオン注入する場合、注入条件は、
６０（Ｋｅｅ〕、６ Ｘ １０１５（ｃｍ−２）とする
ことができる。このようなイオン注入処理では、シリサ
イド層１４及び１６にも不純物原子が注入されるため、
モリブデンシリサイドは再びアモルファスな状態となり
、イオン注入前に比べて抵抗率が大きくなる。この場合
、イオン注入によってどのくらい抵抗率が大きくなるか
は、イオン注入前の第１の熱処理の温度によって決まる
。例えは、イオン注入前に第４図の線Ａに対応したシー
ト抵抗を有していたモリブデンシリサイドに上記した条
件でリンをイオン注入すると、モリブデンシリサイドの
シート抵抗は、イオン注入後において第４図のｉｌＢに
対応したものとなり、イオン注入前より相当高くなる。-For example, when implanting phosphorus ions, the implantation conditions are:
60 (Kee), 6 x 1015 (cm-2). In such an ion implantation process, impurity atoms are also implanted into the silicide layers 14 and 16.
Molybdenum silicide becomes amorphous again, and its resistivity becomes higher than before ion implantation. In this case, how much the resistivity increases due to ion implantation is determined by the temperature of the first heat treatment before ion implantation. For example, if phosphorus is ion-implanted under the above conditions into molybdenum silicide, which had a sheet resistance corresponding to line A in Figure 4 before ion implantation, the sheet resistance of molybdenum silicide will change as shown in Figure 4 after ion implantation. ilB, which is considerably higher than before ion implantation.
（３）次に、炉又はランプアニール装置乞用いた第２の
熱処理によってシリサイド層１４及び１６ヲアモルファ
ス状態から結晶化させるう一例として、ランプアニール
装置ｉｉを用いた場合、第４図の線Ｂに対応したシート
抵抗を有していたモリブデンシリサイドは、２回目のラ
ンプアニール後において第４図の線Ｃに示すようなシー
ト抵抗となるうすなわち、モリブデンシリサイドのシー
ト抵抗は、２回目のランプアニールによってモリブデン
シリサイド本来のシート抵抗（第４図の線Ａに対応）よ
抄低くなる。(3) Next, as another example of crystallizing the silicide layers 14 and 16 from an amorphous state by a second heat treatment using a furnace or lamp annealing device, when lamp annealing device ii is used, line B in FIG. After the second lamp annealing, the molybdenum silicide, which had a sheet resistance corresponding to This makes the sheet resistance lower than that of molybdenum silicide (corresponding to line A in FIG. 4).
イオン注入処理の後、注入イオンン活性化するためのア
ニール処理７行なうことによりＮ＋型ソース領域１８及
びＮ＋型ドレイン領域加が得られる。After the ion implantation process, an annealing process 7 for activating the implanted ions is performed to obtain an N+ type source region 18 and an N+ type drain region.
前述した第２の熱処理は、注入イオン活性化のためのア
ニール処理ン兼ねるように実施してもよく、アルイはシ
リティド層１４及び１６ヲおおってシリコンオキティド
、りンケイ酸ガラス、シリコンナイトライド等の任意の
絶縁膜χ形成した後実施してもよいつ
上記した実施例によれば、イオン注入前後の第１及び第
２の熱処理によりモリブデンシリサイド本来の抵抗率以
下の低い抵抗率が実現されるので、シリティド層１４及
び１６の配線抵抗ン大幅に低減させることができる。The above-described second heat treatment may also be performed to serve as an annealing treatment for activating the implanted ions, and the Aluminum coats the silicide layers 14 and 16 to form silicon oxide, phosphosilicate glass, and silicon nitride. According to the above embodiment, a low resistivity lower than the original resistivity of molybdenum silicide is achieved by the first and second heat treatments before and after ion implantation. Therefore, the wiring resistance of the silicided layers 14 and 16 can be significantly reduced.
また、第４図から明らかなように、第１の熱処理の温度
を高くしておけば、第２の熱処理の温度を低くしても低
い抵抗率を実現することができる。Moreover, as is clear from FIG. 4, if the temperature of the first heat treatment is made high, a low resistivity can be achieved even if the temperature of the second heat treatment is made low.
このことは、微細化したＭＯ８型ＬＳＩの製作において
非常に有益である。すなわち、この糧のＬＳＩでは、ソ
ース及びドレイン接合を浅くする必要があり、イオン注
入後の熱処理温度が高いと、不純物の濃度分布が変動し
て浅い接合がそこなわれる。しかしながら、上記のよう
にイオン注入後の第２の熱処理の温度χ低くしても低い
抵抗率を実現できるのであれば、浅い接合をそこなりこ
となく配線抵抗の低減？達成することができる。This is very useful in manufacturing a miniaturized MO8 type LSI. That is, in this type of LSI, it is necessary to make the source and drain junctions shallow, and if the heat treatment temperature after ion implantation is high, the impurity concentration distribution will vary and the shallow junctions will be damaged. However, if low resistivity can be achieved even if the temperature χ of the second heat treatment after ion implantation is lowered as described above, is it possible to reduce interconnect resistance without damaging shallow junctions? can be achieved.
なお、上記実施例では、ゲート電極（マスク）がシリサ
イドの単一層からなる例を示したが、この発明は、ゲー
ト電極がポリシリコンとシリサイドとの積層（ポリサイ
ド）からなっている場合にも適用可能である。また、シ
リサイドは、モリブデンシリサイドに限らず、タングス
テンシ・リサイド、チタンシリ丈イド等であってもよい
。In the above embodiment, an example was shown in which the gate electrode (mask) was made of a single layer of silicide, but the present invention can also be applied to a case where the gate electrode is made of a laminated layer of polysilicon and silicide (polycide). It is possible. Furthermore, the silicide is not limited to molybdenum silicide, and may be tungsten silicide, titanium silicide, or the like.
以上のように、この発明によれば、気相堆積したシリサ
イド層をマスクとして半導体表面に選択的に導電型決定
不純物χイオン注入することを含むプロセスにおいて、
イオン注入の前及び後にそれぞれシリサイド層を結晶化
すべく第１及び第２の熱処理を実施するようにしたので
、次のような優れた作用効果が得られるつ
（１）シリサイド層の抵抗率をシリサイド本来の抵抗率
以下まで下げることができるので、ＭＯ８型ＬＳＩ等に
おいて配線抵抗ン減らして高速化を図ることができる。As described above, according to the present invention, in a process including selectively implanting conductivity type determining impurity χ ions into a semiconductor surface using a vapor-deposited silicide layer as a mask,
Since the first and second heat treatments are performed to crystallize the silicide layer before and after ion implantation, the following excellent effects can be obtained: (1) The resistivity of the silicide layer is reduced by silicide. Since the resistivity can be lowered to below the original resistivity, it is possible to reduce wiring resistance and increase speed in MO8 type LSI and the like.
（２）イオン注入にあたっては、配線抵抗の上昇を抑え
るように注入讃度馨低く選定する必要がないので、高濃
度のイオン注入によってシート抵抗の低イソース及びド
レイン領域を形成することができる。(2) In ion implantation, it is not necessary to select a low implantation temperature so as to suppress an increase in wiring resistance, so that source and drain regions with low sheet resistance can be formed by high concentration ion implantation.
（３）第１及び第２の熱処理の組会せでは、第１の熱処
理の温度より第２の熱処理の温度を低く設定することが
でき、このようにすると、イオン注入した不純物の濃度
分布変動を抑えることができるので、ＭＯ８型ＬＳＩ等
の微細化に好都合である０(3) In the combination of the first and second heat treatments, the temperature of the second heat treatment can be set lower than the temperature of the first heat treatment, and in this way, the concentration distribution of ion-implanted impurities changes. 0, which is convenient for miniaturization of MO8 type LSI etc.
第１図乃至第３図は、この発明の一実施例によるＭＯ８
型ＬＳＩの製造工程を示す基板断面図、第４図は、イオ
ン注入前後の熱処理によるモリブデンシリサイドのシー
ト抵抗変化を示すグラフである。
１０・・・半導体基板、１２・・・フィールド絶縁膜、
１２Ａ・・・ゲート絶縁膜、１４ 、１６・・・シリサ
イド層、１８・・・ソース領域、加・・・ドレイン領域
。
出願人 日本楽器製造株式会社
代理人 弁理士 伊 沢敏昭
第１図（ｖＩｌ−１埋）
第２図（４オン輩入）
第３図（笛？１鱒理）1 to 3 show an MO8 according to an embodiment of the present invention.
FIG. 4, which is a cross-sectional view of the substrate showing the manufacturing process of the type LSI, is a graph showing changes in sheet resistance of molybdenum silicide due to heat treatment before and after ion implantation. 10... Semiconductor substrate, 12... Field insulating film,
12A...gate insulating film, 14, 16...silicide layer, 18...source region, addition...drain region. Applicant Nippon Gakki Manufacturing Co., Ltd. Agent Patent Attorney Toshiaki Izawa Figure 1 (vIl-1 filled) Figure 2 (4 ons included) Figure 3 (flute? 1 trout)
Claims (1)
面に選択的に導電型決定不純物をイオン注入することを
含む半導体装置の製法において、前記イオン注入の前及
び後にそれぞれ前記シリサイド層を結晶化すべく第１及
び第２の熱処理を実施することを特徴とする半導体装置
の製法。 ２、特許請求の範囲第１項に記載の半導体装置の製法に
おいて、前記第１の熱処理の温度より前記第２の熱処理
の温度を低く設定することを特徴とする半導体装置の製
法。[Scope of Claims] 1. A method for manufacturing a semiconductor device including selectively ion-implanting a conductivity type-determining impurity into a semiconductor surface using a vapor-deposited silicide layer as a mask, in which the silicide is removed before and after the ion implantation, respectively. A method for manufacturing a semiconductor device, comprising performing first and second heat treatments to crystallize a layer. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the temperature of the second heat treatment is set lower than the temperature of the first heat treatment.
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|---|---|---|---|
| JP11188385A Pending JPS61270869A (en) | 1985-05-24 | 1985-05-24 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270869A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPH01122165A (en) * | 1987-11-06 | 1989-05-15 | Yamaha Corp | Manufacture of semiconductor device |
| JPH023226A (en) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02135728A (en) * | 1988-11-16 | 1990-05-24 | Toshiba Corp | Manufacture of semiconductor device |
-
1985
- 1985-05-24 JP JP11188385A patent/JPS61270869A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437011A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Manufacture of semiconductor integrated circuit |
| JPH01122165A (en) * | 1987-11-06 | 1989-05-15 | Yamaha Corp | Manufacture of semiconductor device |
| JPH023226A (en) * | 1988-06-20 | 1990-01-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH02135728A (en) * | 1988-11-16 | 1990-05-24 | Toshiba Corp | Manufacture of semiconductor device |
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