JPS61267130A

JPS61267130A - 記号列識別装置

Info

Publication number: JPS61267130A
Application number: JP60108667A
Authority: JP
Inventors: Tsunesuke Takahashi; 恒介高橋; Hachiro Yamada; 山田　八郎; Hajime Nagai; 肇永井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-05-21
Filing date: 1985-05-21
Publication date: 1986-11-26
Anticipated expiration: 2009-01-05
Also published as: JPH061479B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は情報検索システム、パタン認識システム、機械
翻訳システムなどに使われる記号列識別装置に関するも
のである。

上記記号列識別装置は入力データ記号列（テキスト情報
）が情報検索システムのファイルメモリの中のどの登録
パタン記号列（キーワードなど）とどこで一致するかを
判別するデバイスであシ、テキスト情報の内容検索に欠
かせないものである。

入力データ記号列としてパタン観測、特徴抽出の後の特
徴；−ド列を受付け、パタン記号列としてパタンカテゴ
リーごとの特徴コード列を貯える装置はパタン認識シス
テムにおいて欠かせないものであり、入力データ記号列
として外国語のテキストを受付け、パタン記号列として
単語を貯えるものは機械翻訳システムで必要な辞書とな
る。

（従来技術）テキスト情報の内容検索の最も代表的な方法はキーワー
ドとなるパタン記号列をメモリに貯え、テキストとして
データ記号列が入力される都度、パタン記号列の長さに
等しい窓から見えるデータ記号列と比較し、一致すれば
マツチ信号を出し、一致しなければ窓を１文字分進めて
、次の比較に移るやり方である。パタン記号列の長さが
８文字で、８文字単位の記号列の比較時間が１　ｕｓｅ
ｃであると、ｌパタン記号列当りの内容検索処理速度が
ＩＭＢ／ｓｅｃになる。

この方法のマツチング処理プログラムを従来のコンビー
ータで走らせる時の第一の問題はパタン記号列の個数と
共に内容検索の処理速度が低下する事であり、２５６個
の時の処理速度は４ＫＢ／Ｓにすぎない。

第二の問題は８文字とか１６文字とかのデータ記号列と
パタン記号列の比較に際して、いずれか一方に一文字で
もエラーがあると永久にマツチ信号を出せない事である
。第二の問題を救済するために、１文字の誤字や付加や
脱字のタイ１ミスによって生じる変形パタン記号列を全
てメモリに格納して、データ記号列をのぞく窓を１文字
ずらす都度、データ記号列とパタン記号列及び変形パタ
ン記号列との比較を行うようＫすると、処理速度は変形
パタン記号列の個数と記号列の長さに反比例して減少す
る。

８ビット記号コードを使う時の８文字記号列の変形パタ
ン記号列の個数は２Ｘ８Ｘ２　　すなわち約４０００と
なる。従って、　　４ＫＢ／ｓ　の処理速度はＩＢ／Ｓ
Ｋ下ってしまう。

これまでに提案された解決策は連想メモリを用いる方法
、セルラーアレイを用騒る方法と、ダイナミック拳プロ
グラミング（ＤＰ　）を用いる方法に分かれる。

連想メモリやセルラーアレイを用いる方法は第ｌの問題
を解決するのく有効であるが、第２の問題に対しては効
力をもたない。状態遷移表を用いる方法は第１の問題の
解決には寄与しないが、第２の問題の解決にはある程度
有効である。しかしそのための状態遷移表を作ってＲＡ
Ｍに書込んでおくことはかなり高度な知的作業を必要と
する。

ＤＰを用いる方法は第２の問題の解決に有効であるが、
第１の問題に対しては余り有効でない。真の解決策は２
つの問題を解決できるものでなければならず、これまで
に発見されていない。ましてや、どの文字がエラーした
かを指摘できる記号列識別装置は提案されていない。

以上のように、従来技術だけでは、これから発展する知
識情報システムに必要なあいまいテキストの内容検索の
高速化が達成されない。

（発明の目的）本発明の目的は文字エラーを含むテキスト情報の内容検
索における上記２つの問題を解決する事にある。もう少
し詳しく言えば、本発明の第１の目的は入力データ記号
列と複数個のパタン記号列との一斉比叔を可能にする技
術を提供する事、第２の目的は色々の長さのパタン記号
列の登録を可能にする技術を提供する事、第３の目的は
データ記号列またはパタン記号列のいずれかく記号の脱
落、ミスタイブや誤字の混入などがあっても検索を達成
可能にする技術を提供する事％第４の目的は何文字分の
エラーがあって完全一致に至らなかったかを検出可能に
する技術を提供する事、第５の目的は記号列識別装置を
１チツプのＬＳＩで実現させるため知必要な入力ビン数
の低減を可能にする技術を提供する事にある。

（発明の構成）したがって、本発明によれば、以下の装置と制御方式が
得られる。すなわち、（１）　　記号列を構成する記号コードで指定された番
地に外部信号を記憶する外部信号記憶手段と、この外部
信号記憶手段の各ビット線に対応して設けられ、特定記
号コードに対して前記各ビット％ｐから読出される外部
信号を保持するデリミタ信号保持手段と、行列状に配列
され、各行が前記各ビット線に対応する複数個の内部信
号保持手段と、一般記号コードに対して各ビット線から
読出される外部信号によって制御され、隣接する行の内
部信号保持手段を列毎に上下釦結合する第１ゲート手段
と、前記外部信号によって制御され、隣接する列間の内
部信号保持手段を隣シ合う３つの行毎で斜めま°たは左
右に結合する第２ゲート手段と。

前記デリミタ信号保持手段の内容によって制御され、各
行の端列の内部信号保持手段に内部信号を設定する内部
信号供給手段と、前記デリミタ保持手段の内容で指定さ
れた行の内部信号保持手段の内容を列毎に区別して出力
するスイッチ手段とを備えた事を特徴とする記号列識別
装置と、（２）　　記号列を構成する記号コードで指定
された番地に外部信号を記憶する外部信号記憶手段と、
この外部信号記憶手段の各ビット線に対応して設けられ
、特定記号コードに対して前記各ビット線から読出され
る外部信号を保持するデリミタ信号保持手段と、行列状
に配列され、各行が前記各ビット線に対応する複数個の
内部信号保持手段と、一般記号コードに対して各ビット
線から読出される外１部首号によって制御され、隣接す
る行の内部信号保持手段を列毎に上下に結合する第１ゲ
ート手段と、前記外部信号によって制御され、隣接する
列間の内部信号保持手段を隣り合う３つの行毎で斜めま
たは左右に結合する第２ゲート手段と、前記デリミタ信
号保持手段の内容によって制御され、各行の端列の内部
信号保持手段に内部信号を設定する内部信号供給手段と
、前記デリミタ保持手段の内容で指定された行の内部信
号保持手段の内容を列毎に区別して出力するスイッチ手
段と、前記スイッチ手段からどの行の内部信号保持手段
の内容を出力すべきかを指定するデリミタ信号位置記憶
手段と、前記スイッチ手段の出力信号によって前記デリ
ミタ信号位置記憶手段のアドレスコードを選択する識別
コード出力手段とを備えた事を特徴とする記号列識別装
置と。

（３）前記記号列識別装置の制御方式であって、登録す
る各パタン記号列の後尾に特定記号を付加し、登録後に
、前記特定記号に対して各ビット線から出力される外部
信号を前記デリミタ保持手段に設定することを特徴とす
る記号列識別装置の制御方式と、（４）同じくデリミタ信号位置記憶手段にデリミタ信号
位置指定コードと合わせて任意の応答出力コードを格納
し、前記スイッチ手段の出力信号によって前記応答出力
コードの出力を選択するようにした事を特徴とする記号
列識別装置の制御方式（５）同じく各列における前記デ
リミタ保持手段の内容で指定された全ての行の内部信号
保持手段の内容の論理和が°ｌ°を示す時に％どの行の
内部信号保持手段の内容が°１”になったかを外部へ出
力する事を特徴とする記号列識別装置の制御方式（６）
同じく各列における前記デリミタ保持手段の内容で指定
された全ての行の内部信号保持手段の内容の論理和が“
ｌ“を示す時にのみ、整合のあったパタン記号列の識別
コードまたはそれに関連ずけられた応答出力コードを出
力する事を特徴とする記号列識別装置の制御方式である
。

（実施例）以下、図面を用いて本発明のより詳細な説明を行なう。

第１図は本発明の第１の実施例の説明図である。

この図に示された記号列識別装置は左半分の外部記憶手
段１１０と中央のデリミタ（区切Ｖ）信号保持手段１２
０及び内部信号供給手段１２５と左半分に行列状に配列
され、第１ゲート手段１４１と第２ゲート手段１４２で
結合された第１列目レジスタ１３１と第２列目レジスタ
１３２から成る内部信号保持手段１３０と、各行のレジ
スタ１３１と１３２に接続された第１のスイッチ１５０
と第２のスイッチ１５５とから成っている。

外部信号記憶手段１１０はアドレスデコーダ１１２とそ
れによって選択されるワード線１１３とそれに交わる多
数のビット線１１４につながる読取り回路１１５と書込
み回路１１６とから成る。

入力端子１１１はデータ記号列の構成要素である記号コ
ードを受付る部分である。

外部信号記憶手段１１０に登録されるパタン記号列は上
端のビット、ＩＮから下へと１ビツト線当ク工記号の割
で貯えられる。パタン記号列のｉ番目の記号を登録する
にはその記号コードで指定されたワード線に交わるｉ番
目のピット琢１１”を書込めばよい。

例えば、パタン記号列をＡＢＣＤ米とすると、１番目ビ
ット線は記号Ａのコードで指定された番地（ワード＠１
１３）が選択された時にのみ丸印で示された位置から“
１”を出力し、他の記号コードに対しては“０°を出力
する〇同様に、２番目、３番目、４番目、５番目のピッ）＠１
１４ｉそれぞれ記号Ｂ、Ｃ，υ、米の各コードに対して
“１“を、それ以外の記号に対して０“を出力する。こ
の時の各ビット線から出力される出力信号１１″または
ｓｏｎを外部信号と定義し右側のレジスタ１３１，１３
２を伝ばんする内部信号と区別しておく。したがって、
外１Ｂ（ｉ号記憶手段１１０は以上の方法でパタン記号
列ＡＢｅＤ米を記憶する。

なお、記号来は登録される多数のパタン記号列を区切る
ための特定記号として使われている。

登録後ＶＣ，イニシャライズ信号を入力端子１６５に与
え、入力端子１１１に特定記号−コードを入力すると、
それを検知した信号がアドレスデコーダ１１２からタイ
ミング制御回路１６０に進み、特定記号に）コードに対
して各ビット線の出力する外部信号をデリミタ信号保持
手段１２０に取込ませる。デリミタ信号保持手段１２０
が取込んだ外部信号が内部信号供給手段１２５を制御し
、デリミタ信号保持手段１２０の中味（外部信号）が“
１１であれば、内部信号供給手段１２５け絶えず“１″
、の内部信号を発生するようになる。

内部信号記憶手段１３０はタイミング制御回路１６０か
ら記号コード入力の都度、内部信号のシフトクロックパ
ルスを受は付けて、第１ゲート手段１４１か万ン状態に
あると、内部信号を上から下へ順Ｖこシフトする。第１
ゲート手段１４１がオフ状態にあると、内部信号は下へ
進まなくなり第１列目のレジスタ１３１から消え去る。

第２列目のゲート手段１４３は第１ゲート手段１４１と
全く同じ機能を果たす。

このような第１ゲート手段１４１．１４３のオン・オフ
を制御するのは外部信号記憶手段の各ビット線から出力
される外部信号である。ただし、内部信号供給手段１２
５の発生する内部信号°１“は絶えず１行下のレジスタ
１３１へ第１ゲート手段１４１を介して送り込まれる。

例えば、４番目のピッ°ト線１１４につながるデリミタ
信号保持手段１２０は“Ｉ″を保持し、内部信号供給手
段１２５に内部信号”１“を発生させる。第１図で言え
ば、その内部信号“１゛は絶えず、内部信号記憶手段１
３０の第１列目５行目や１０行目のレジ・スタ１３１に
送り込まれることになる。

このような状態の後で、データ記号列ＸＹＡＢＣＤＥ・
・・・・・・・・　が入力端子１１１から与えられると
、記号Ａ、　Ｂ、　Ｃ，Ｄの入力と共に、１．２．３．
４番目のビット線１１４から順次に“１“　の外部信号
がそれぞれ第１ゲート手段１４１の１．２．３．　４行
目へ送り込まれる。それによって、第１列目１行目のレ
ジスタ１３１の中味の内部信号“１“　がレジスタ１３
１（７）２．３．４．５　行目へと進む。

なお、１行目のレジスタ１３１は、常に内部信号°１°
をホールドしている。入力される記号がＡでない限り、
１番目のピッ）綴１１４からの外部信号が“０“である
から、その内部信号“１“は１列目では下へ進まない。

第２ゲート手段１４２は記号Ａに対する１番目ビット線
１１４からの１１１の外部信号によって１行目のレジス
タ１３１の内部信号Ｊｌを２列目の３行目レジスタ１３
２へ移動させる。記号Ｂ−？Ｃに対する１番目ピッ）ｉ
ｌ　］　４からの“０１の外部信号に対しては１行目レ
ジスタ１３１の内部信号１１１を２列目の１行目と２行
目のレジスタ１３２へ移動させる。

２列目のレジスタ１３２へ移った内外信号″１１は１列
目と同じようにゲート手段１４３を通してパタン記号列
に整合したデータ記号列の入力によって下へ移動する。

１列目のレジスタ１３２にあった内部信号“１“が２列
目に移る事はデータ記号列とパタン記号列との間に１文
字分の違いがあった場合に起る。このようにして、１文
字の誤字（ミスタイブ）や誤字の混入を２列目のレジス
タ１３２で救済する事が可能になっている。

すなわち、パタン記号列ＡＢＣＤ米を登録した後で、デ
ータ記号列ＡＣＤが入力されると、１列目１行目のレジ
スタ１３１の中の内部信号”ｔ”＃：を記号Ａのコード
の入力によって、１列目２行目のレジスタ１３１と２列
目３行目のレジスタ１３２の両方へ進む。この理由はＡ
の次の記号がＢかどうかの２通りを予想するからである
。Ａの次の記号がＣなら、２列目３行目のレジスタ１３
２に進んだ内部信号”１“が４行目へ進み、１列目２行
目のレジスタ１３１の内部信号は１列目３行目へ進まな
いで消える。Ｃの次に記号りが来ると、２列目４行目の
内部信号”１“が５行目へ進む。

このようにして、記号の脱落エラーを２列目のレジスタ
１３２で救済できる。

もしデータ記号列ＡＸＣＤ−？ＡＸＢ（、’Ｄが入力さ
れると、記号ＸＫ対する外部信号が０“であるから％　
１列目２行目のレジスタ１３１の中の内部信号“１”は
記号Ｘの入力によって、２列目２行目と３行目のレジス
タ１３２へ進み、１列目３行目のレジスタ１３１には進
まない。Ｘの次の記号がＢならば２列目３行目のレジス
タ１３２に進んだ内部信号“１“は消滅し、代りに、２
列目２行目のレジスタ１３２の内部信号１１“が３行目
のレジスタ１３２へ進む。Ｘの次の記号がＣならば、逆
に２列目２行目のレジスタ１３２の中の内部匍号”１°
が消滅し、代りに２列目３行目のレジスタ１３２の内部
信号“１°だけが４行目のレジスタ１３．２へ進む。

第１のスイッチ１５０は外部から指定されるモード信号
（Ｓｔｒｉｃｔ／’１ｅｒｒｏｒ　ｆｒｅｅ）によりて
１列目のレジスタ１３１の内容を出力したり、２列目の
レジスタ１３１の内容を出力したりできる。

すなわち、５ｔｒｉｃｔ（厳格に一致）　モードでは、
−１−を含むデリミタ信号保持手段１２０につながルレ
シスタ１３１に内部信号１１「が達していたか否かがデ
ータ記号列の各記号の入力の都度、判別されル。一方、
１　ｅｒｒｏｒ　ｆｒｅｅ　（１エラー許容）モードで
は°１“　を含むデリミタ信号保持手段１２０につなが
るレジスタ１３２に内部信号ａｌｌが到達していたか否
かが各記号の入力の都度、判別される。

第２スイツチ１５５は第１スイツチ１５０の出力信号を
シリアルに走査して出力する出力端子１５７と第１スイ
ツチ１５０のいずれかが°１″になったかどうかを出力
する出力端子１５９とを持っている。全ての第１スイツ
チ１５０と出力端子１５７との間を結合する部分にはマ
ルチプレクサ１５５が使われ、それは端子１５６から入
力されるアドレスコードによって選択される。全ての第
１スイツチ１５０と出力端子１５９との間にはオアゲー
）１５８が使われ、全ての第１スイツチ１５０の出力信
号の論理和が作られる。詳細は第６図で説明される。

第１図の場合、内部信号保持手段１３０の行列が２列で
あるが、３列とか４列に増やされると、２文字エラーや
３文字エラーを救済するものＫなる。ｉｌスイッチ１５
０にもマルチプレクサを用いると、入力データ記号列が
どのパタン記号列に対して何個の文字エラーで一致した
かを識別する事が可能になる。

第１図の記号列識別装置へのパタン記号列の登録は左端
の書込み信号シフトレジスタ１１７と書込み回路１１６
を用いて行なわれる。登録される多数のパタン記号列は
すべて一旦外部のバックアメモリに準備されるとする。

登録の前には、外部信号記憶手段１１０は書込みモード
にセットされ、全ビット線１１４の記憶内容がクリヤさ
れるとする。さらに、書込み信号シフトレジスタ１１７
の先頭レジスタには入力端子１１８から書込み指令信号
“１″が設定されるとする。

書込み指令信号“１“は入力端子１１１から記号コード
が入力される都度タイミング制御回路１６０から来るシ
フトクロックパルスによって、書込み信号シフトレジス
タ１１７に沿って下の方ヘシ７トされるものとする。

登録時には、外部バックアメモリに用意されたパタン記
号列の各記号コードが順次に入力端子１１１から外部信
号記憶手段１１０に入力され、各記号コードで選択され
るワード線１１３と書込み指令信号゛１″のあるレジス
タ１１７につながるピットａ１１４との交点に外部信号
の°１１が書込まれる。書込み指令信号”１“が記号コ
ード毎に１ビツト下ヘシフトすることによって、１ビツ
ト線１１４当りに１記号コードの割で上から下へ順にパ
タン記号列が書込まれる。

以上の登録が終った後、外部信号記憶手段１１０を読取
りモードにすると、入力データ記号列の各記号コードに
対して、全ビット線１１４から、その記号コードと登録
されたものとの一致があるかないかを示す外部信号が一
斉に出力される。そして、入力データ記号列の中に、登
録パタン記号列と同じ記号列が含まれている時には、“
１°を含むデリミタ信号保持手段１２０に対応した行の
レジスタ（内部信号保持手段）１３１か１３２に内部信
号ｍ１ｍが到達している筈であって、それはマツチ信号
として第１のスイッチ１５０を通して出力される。

今、記号コードを８ピツ）＋ｎ１１３の本数が２５６本
になる。１式４ｂｉｔのメモリチップを使うと、ピッ）
ｉｌ　１４の本数が４０９６になる。　５文字長のパタ
ン２３列なら１チツプに約８００個、８文字長のもので
も２５６個登録できるとわかる。

第２図はパタン記号列の登録方法を示している。

色々の長さのパタン記号列をすき間なく登録する事を目
的として、登録時には各パタン記号列の後に特定記号（
今の場合来）を付加する事を求めてい、る。この特定記
号はデリミタ（区切ジ）記号とも呼ばれ、米であっても
ブランクであってもよい。

第２図（ａ）は４文字の記号列ＡＢＣＤを・５文字のパ
タン記号列ＡＢ　ＣＤ＊に変えて登録すべき事を示し、
第２図（ｂ）は５文字の記号列ＤＥＪ３ＡＣを６文字の
パタン記号列１）ＥＢＡＣ米に変えて登録すべき事を示
している。

第２図（Ｃ）は第１図の外部信号記憶手段の中に登録さ
れる複数パタン記号列の一部を示している。これによっ
て、多数の記号列を特定記号米で区切るだけモ、長込１
つのパタン記号列として登録することが可能になる。

登録後、特定記号米を入力した時に各ビット線１１４か
ら出力される外部信号はデリミタ信号と呼ばれるもので
、タイミング制御手段１６０の働きによって、デリミタ
信号保持手段に設定され、内部信号供給手段１２５の制
御に使われる。

第３図は第１図の一部の詳細説明図であって、内部信号
保持手段１３０の第１列目レジスタ１３１と第２目レジ
スタ１３２およびそれ等を結合する第１ゲート手段１４
１，１４３と第２ゲート手段１４２の構成を中心に示し
たものである。

特に、第１ゲート手段１４１Ａ、１４１Ｂと１４３Ａ、
１４３Ｂおよび第２ゲート手段１４２Ａ。

１４２Ｂがどのように実現されるかを示している。

第１ゲート手段１４１Ａ、１４１Ｂと１４３Ａ。

１４３Ｂは内部信号“ｌ“を上から下へ伝達するか否か
を決める事と、内部信号“１°の取込みを行なうように
、アンドゲート３４１Ａ、３４３Ａとオアグー）３４１
Ｂ、３４３Ｂで構成されている。

アンドグー）３４１Ａ、３４３Ａ−け左端の外％４ｓ信
号読取り回路１１５Ａから来る外部信号がＩＩＩの時に
各列のｉ行目のレジスタ（たとえば１３１Ａ。

１３２Ａ）の内部信号を（ｉ　＋　１　）行目のレジス
タ（たとえば１３１Ｂ、１３２Ｂ）へ進める役割を果す
。

第２ゲート手段１４２Ａと１４２Ｂは内部信号“１１を
１列目レジスタから２列レジスタへトウ配分するかを決
める部分であってアンドゲート３４２Ａと３４２Ｂから
成る。

アンドグー）３４２Ａは外部信号″Ｏ”の時にｉ行目の
レジスタ（たとえば１３１　Ｂ）の内部信号を２列目の
ｉ行目と（ｉ−ｚ）行目のレジスタ（たとえば１３２Ｂ
と１３２０）へ分配する役割を果し、アンドグー）３４
２Ｂは外部信号甲　の時に１夕１ｊ目のｉ行目のレジス
タ（たとえば１３１Ａ）の内部信号を２列目の（ｉ＋２
）行目のレジスタ（たとえば１３２Ｃ）へ分配する役割
を果す。

今、ｉ行ｊ列目のレジスタの時刻ｌにおける内部信号を
５ｉｊ（イ）とし、ｉ行目のビット線１１４から出力さ
れる外部信号をＸｉ　Ｇ’）とし、ｉ行目のデリミタ信
号保持手段１２０が発生可能ならしめる内部信号をＳｉ
ｏとすると、５ａｔ（ストＳ　（ｉ□）。＋Ｘｉ−μ嗜５（ｉ−＋）
　１（χ〜１）Ｓｉ　ｚ（’ＰＸ　ｌ−、Ｆ）＊　Ｓ　
（ｉ−ｚ）　２　（’−＋）　＋ｘ　４−、　ｕ［５（
ｉ−２）　！　（Ｊ−１）＋Ｘｉ−、区）米５（ｉ−＋）Ｃ差−１）　十Ｘ　ｉ　
ｆｌ）米Ｓ１□　（ノー１）で表わされる。ここに、朱
印は論理積を示し、十印は論理和の作用を示している。

第１図や第３図でＦｉ３列目以降の内部信号保持手段１
３０を示していないが、３列目以降をも導入できるとす
れば、ｔ９ｉｊ（ｉ）は次のようＫなる。

５ｉｊ（ｉ）＝Ｘｉ−１（え）※Ｓ　（ｉ−ｔ）　　ｊ
　　（スト１）−トＸ　ｉ　−、（−’）米Ｓ＜ｒ−ｘ
＞　　＜ｊ−１）（スト１）＋Ｘ１−１ド）米Ｓ　（ｊ
−＋）　　　（ｊ　−１）　　”之−五）゛モＸｉ　鴎
”’１（ｊ−１）（ｉ−１）ここに、ｊ≧２．Ｉ≧２としている。また、Ｓ　区）＝
“Ｌ“。

Ｓ−（イ）＝Ｘ・（イ）＊ｓ　　＋　　　（ｚ−１）、
　ｊ≧２１Ｊｌｔ（Ｊ−１）である。

列が増える知つれて、特定記号で区切られたパタン記号
列当りの文学エラー（脱字、誤字、誤字混入）を多くで
きる。そして、（ｊ十＋）列目がｊ個の文字エラーｈｖ
の時の整合のありなしを示すことになる。

第４図はマツチ信号の出力方法の説明図である。

（ａ）／ｉ外部信号記憶手段１１０の１ビツト目から順
に記憶されるパタン記号列の一例を示している。

（ｂ）は登録後のスペース記号に対して各ビットａ１１
４が出力する“Ｏｌの外部信号の印加に対応した内部信
号保持手段１３０の１列目と２列目の各レジスタの内容
を１行目力）ら２２行目まで順に示したものである。（
Ｃ）はデリミタ信号保持手段１２０の内容を示してい、
う。デリミタ信号は内部信号”１゜の発生如使われ、（
ｂ）に示すように、対応する行のレジスタに内部信号“
Ｉｍを停留させる。ただし。

（ｂ）図の１行目の＠１“だけはデリミタ信号保持手段
１２Ｑによらず、無条件に設定されたものである。

第４図（ｄ）はｉＫｌのスイッチ１５０が出力する信号
を示しており％　０の所は常に“０“を出力し、？の所
がマツチ信号の１１“または１０“を表わす。第４図（
ｅ）は完全一致モード時の第１スイツチ１５０のデータ
記号列ＡＢＣＤ入力後の状態を示し、１列目のレジスタ
１３１の内容を反映し、４行目だけがｔｌｍになってｂ
る。これによって、データ記号列とパタン記号列ＡＢＣ
Ｄとの完全マツチのあった事が示される。第４図（ｆ）
はエラー許容モード時のデータ記号列ＤＢＡＣ入力後の
第１のスイッチ１５０の状態でありて、２列目のレジス
タ１３２の内容を反映し、１０行目だけが’１’　Ｋな
っている。

これはデータ記号列にパタン記号列ＤＥＢＡＣの中のＢ
が脱落した記号列との一致のあった事を示している。こ
の事を可能くするスイッチ手段について、以下にもう少
し詳しい説明を行なう。

第５図は第１スイツチ１５０の回路の中味を示している
。回路の中味はマルチプレクサ５００とアンドゲート５
４０であり、ｊ≦２の時のマルチプレクサ５００は２つ
のアンドゲート５１０と５２０とオアゲート５３０から
成り、端子１５１から与えられるモード信号が“１“の
時に１列目レジスタ１３１の内容を、“０“の時に２列
目レジスタ１３２の内容を出力する。このマルチプレク
サ５００の出力はデリミタ信号保持手段１２０の内容が
１１−の時にのみ、対応する行の２つのレジスタ１３１
と１３２の込ずれか一方の内容を端子５５０から出力さ
せる。

第６図はスイッチ手段での識別結果の出力回路を示して
いる。第６図（ａ）は第１図に記載されたものと同じ出
力回路であり、第１スイツチ１５０の出力信号をシリア
ルに出力するマルチプレクサ１５５と全ての第１スイツ
チ１５０の出力信号の論理和を出力するオアグー）１５
８とから成っている。

オアゲート１５８からマツチ信号′１“が検出された時
にのみ、全ての第１スイツチ１５０の出力信号をシリア
ルに出力する。シリアルな出力時間を短縮するにはかな
り高速のマルチプレクサ１５５が必要である。また、デ
ータ記号列の各部がどのパタン記号列に一致したかのチ
ェックは外部システムに要求されることになる。

第６図（ｂ）は複数マルチプレクサ１５５によって多く
の第１スイツチ１５０の出力信号を複数の出力端子１５
７’からシリアルに出力する場合を示している。これに
よって、オアグー）１５８から“１”が検出された時に
出力される全ての第１スイツチ１５０の出力信号の出力
時間が大きく減少する。たとえば、第１スイツチ１５０
の個数が４０９６個の時忙、出力端子１５７′の本数を
８にすると、各端子は第１スイツチ１５０の５１２個分
を分担するだけに減る。マルチプレクサ１５５のスイ。

チンゲタイムを５９　ｎ５ｅＣとしても、出力時間はま
だ２５．６μｓｅｃに及ぶ。なお、本発明の請求範囲（
１）に記載されたスイッチ手段／／ｉ第６図（ａ）や（
ｂ）までを含んだものである。

第６図ｆｃ）はデリミタ信号位置記憶手段６００と識別
・コード出力手段６２Ｑによってスイッチ手段１５０の
出力信号の出力時間の短縮を狙ったものである。

デリミタ信号位置記憶手段６００けアドレスカラ／り６
］０を用いてＯ番地から順にデリミタ信号の発生する行
を２進コードで記憶する。この記憶手段６００の１ビツ
ト目６０１は登録パタン記号列数に等しい番地でカウン
タ６１０をリセットするための情報を記憶してｂる。た
とえば、登録数が２の時には１番地にリセット信号の“
１・が書込まれるとする。

八ＢＣＤ（！：ＤＥＢＡＣの２つのパタン記号列を登録
した時には特定記号が第４図（Ｃ）に示すように５行目
（０１（１０）と１１行目（１０１０）に出現するので
、デ’Ｊミタ信号位置記憶手段６００は０番地に００１
００を、１番地ＫＩＩＯＩＯを貯えることになる。そし
てデータ記号列の各文字の入力の都度、タイミング制御
手段１６０の出力するパルスを計数するカウンタ６１０
が記憶手段６００に対してＯ番地と１番地のアクセスを
指定する。

記憶手段６００の２ビツト目６０２．３ピツト目６０３
．４ビツト目６０４と５ビツト目（６０５）の出力がマ
ルチプレクサ１５５のスイッチを制御し、始めに５行目
のスイッチ手段１５０の出力信号をＪ次ＶＣ１０行目の
第１スイツチ１５０の出力信号を出力端子１５７から出
力する。すなわち、オアゲート１５８からＩｌｌが検出
された時に、記憶手段６００を２回アクセスするだけで
全ての第１スイツチ１５０の出力信号が解読されること
になる。勿論、パタン記号列の登録数と共にアクセス回
数は多くなる。

識別コード出力手段６２０は出力端子１５７から°１１
のマツチ信号が出力された時に、その時のカウンタ６１
０の内容を出力端子６２５から識別コードとして外部へ
呈示する。次〈マツチ信号が来るまで、以前にマツチし
たパタン記号列の識別コードを保持するものとする。な
お、記憶手段６００の１ビツト目６０１力）ら出力され
るリセット信号はタイミング制御手段１６０にもフィー
ドバックされ、そこからカウンタ６１０に与えられるパ
ルス数を制御するものとする。

第７図は本発明のもう一つの実施例であって、出力回路
以外は第１図と同じである。すなわち。

第１のスイッチ１５０（第５図）と第２のスイッチであ
るマルチプレクサ１５５（第６図ａ）の他にデリミタ信
号位置記憶手段６００と識別コード出力手段６２０とを
加えた出力回路（第６図Ｃ）を用いている点が第１図と
の違いである。これによって、任意の長さのパタン記号
列を多数個登録した時の識別コードの出力時間は大巾に
減少する。

第８図は第６Ｖ（Ｃ）を改良した識別結果の出力回路の
説明図である。

第６図（Ｃ）と異なる点はデリミタ信号位置記憶手段８
００が単にデリミタ信号の発生位置コードだけでなく、
それと対応ずけて、パタン記号列に関連ずけられる応答
出力コードを貯えている点と、パタン記号列の登録番号
の識別コードの代りに、上記応答出力コードを送り出す
出力手段８２０を用いている点にある。

応答出力コードとは各パタン記号列に関連すけられる記
号コードとか関連したデータのファイルメモリのアドレ
スとかである。たとえば、パタン記号列ＡＢＣＤに対し
て「アルファベットの畢初の４文字」という文章を出力
させたいならば、その文章を格納する外部のファイルメ
モリのアドレス（例えば１０１０１０）が応答出力コー
ドになる。

カナ漢字変換とか英単語の日本語への変換とかを行なう
場合忙はカナ文字や英単語のパタン記号列に対して、同
じ意味を持つ漢字や日本語訳の出力を行なうＲＯＭ　（
固定メモリ）のアドレスコードが応答出力コードに該当
する。パタン記号列が命令語の場合には、それを実行す
るマイクロプログラムの格納アドレスが応答出力になる
。

このような応答出力コードを出力するために、出力手段
８２０は、第２のスイッチ（マルチプレクサ）１５５か
ら出力されるマツチ信号によってデリミタ信号位置記憶
手段８００の読取ジ出力信号の中の応答出力コードの部
分を増込む。

デリミタ信号位置記憶手段８００は書込み時に登録され
る多数のパタン記号列を区切る特定記号来を計数するア
ドレスカウンタが１ビツトインクレメントされる都度、
各パタン記号列の長さに等しいデリミタ信号位置コード
を貯え、それと同じアドレスに応答出力コードをも貯え
る。

読取り時は、オアゲート１５８が１１　　のマツチ信号
を出力した時にタイミング制御回路１６０がアドレスカ
ウンタ６１０ヘアドレスインクリメント用のパルスを出
力する。それＫよって、デリミタ信号位置記憶手段８０
０がθ番地から（登録記号列数−１）番地まで順次に走
査（スキャン）される。第８図の例では、登録記号列数
が２であり１．０番地と１番地がアクセスされる。この
記憶装置、８００の１ビツト目８０１がＩｌｌであると
、アドレスカウンタ６１Ｑがリセットされ、また、タイ
ミング制御回路１６０からアドレスカウンタ６１０へ送
うれるパルスも１ビツト目８０１の１１°によって禁止
される。

デリミタ信号位置記憶手段８００の（１−１）番地にお
ける２ビツト目８０２刀１ら５ビット目８０５までは登
録された多数のパタン記号列における先頭から１番目の
特定記号出現までの文字数の２進コードを貯えていて、
第２のスイッチ（マルチプレクサ）１５５のスイッチ選
択に使われる。

一方％　６ビツト目８０６から１１ビツト目８１１まで
は登録されるパタン記号列の１番目に関連した応答出力
コードを貯えていて、出力手段８２０ＩＣ送られる。

たとえば、データ記号列にＡＢＣＤが含まれると、５行
目の第１スイツチ１５０が８１１を出力する。最後の記
号りの印加時に、出力端子１５９から“１１のマツチ信
号が出ると、アドレスカウンタ６１０がデリミタ信号位
置記憶手段８００の０番地と１番地のアクセスを順次に
指定し、その結果マルチプレクサ１５５が５行目と１１
１行目Ｍｌｌスケチ１５０の出力を順次に出力するよう
に働き“１１と“０１をシリアルに出力する。出力端子
１５７から一１暑が出力された時に、出力手段８２０は
デリミタ信号位置記憶手段８００のＯ番地の６ビツト目
８Ｑ６から１１ビツト目８１１までの応答出力コードを
取り込み、０“が出力される時の１番地の応答出力コー
ドを受付けない。

このようなデリミタ信号位置記憶手段８００と応答出力
手段８２０をそれぞれ第７図のデリミタ信号位置記憶手
段６００と応答出力手段６２０の代りに設けると、第７
図がデータ記号列の各部に対してそれに一致したパタン
記号列の検知信号を端子１５９から出力すると共に、そ
のパタン記号列に関連ずけられた応答出力コードを端子
８２５から出力するようになる＠（発明の効果）第１図や５ｇ７図に示した本発明の記号列識別装置は外
部信号記憶手段１１０のＲｅａｄ／Ｗｒ　ｉ　ｔｅ　ｆ
イクルタイムが１μｓｅｃであればＩＭＢ／ｓｅｃまで
の速度でデータ記号列の受付けを許す。そして、ＷＪｌ
スイッチ１５０からデータ記号列の各部とパタン記号列
との整合のありなしを出力する。パタン記号列との完全
一致及び−文字エラーを許容した一致を区別して検知で
きる。従来技術では２５６個のパタン記号列とのマツチ
ング処理速度が４ＫＢ２にであり、−文字エラーを許容
した場合のマツチング処理速度がｌ　、Ｂ　／　ｓＩ！
ｃであった事を考えると本発明によるマツチング処理速
度が一文字エラーを許容する場合でもＩ　ＭＢ／ｓｅｃ
のままであるから処理速度の改善は１００万倍に及ぶと
わかる。

し力１も、本発明の記号列識別装置では登録される多数
のパタン記号列の長さがばらばらであっても登録が容易
であり、且つ、データ記号列の中に含まれるパタン記号
列にその先頭位置を示す区切り記号を付加しなくてもデ
ータ記号列の各部がどのパタン記号列にマツチするかを
識別する事（Ｕｎａｎｃｈｏｒモードの識別）が可能で
ある。

識別結果は単に、どれかのパタン記号列にマツチした事
を示す情報だけでなく、マツチしたパタン記号列の識別
（登録番号）コードやマツチしたパタン記号列に関連ず
けられた応答出力コードをも出力する。応答出力コード
はデータ記号列の中にどれかのパタン記号列とのマツチ
があった時にのみ出力されるので、その出力時間が数μ
式から数１０μ式に及んでも、綜合的な処理速度は低下
し々い。

しかも、このような記号列識別装置が進歩した半導体Ｌ
ＳＩ技術によって１チツプで実現されるようＫなる。入
出力端子数も２０数ピンで済む。外部信号記憶手段の記
憶容ｌがＩ　Ｍｂ以上になる事もそう遠くはない。ＩＭ
ｂは８ビツトの記号コードの４０９６個分を収容できる
。この時、内部信号保持手段はピッ）＠１１４の本数、
例えば４０９６本、の２程度度の容量で良く、またデリ
ミタ信号位置記憶手段８００の記憶容量は登録記号列数
、例えば２５６個、の１６倍程度で良いので、それ程大
きなチップサイズを占めない。１チツプの中に８文字長
のパタン記号列を２５６個も登録できて、ＩＭＢ／Ｓｅ
ｅの処理速度でデータ記号列と２５６個のノくタン記号
列との並列照合を進めることができる事はテキスト情報
の内容検索の高速化を大巾に促進する事になる。

以上に述べたように、本発明によれば、従来技術では一
文字エラーを許容する条件下で多数のノ（タン記号列と
の照合を高速化する事の難かしかりた問題点を１チツプ
上で解決できるとわかる。

本発明の技術は情報検索システムやパタン認識システム
や機械翻訳システムなどに応用された時に特に大きな効
果を発揮する。

なお、本発明の実施例において、外部信号記憶手段１１
０はＲＡＭで実現されるように説明されたが、ＲＯＭ＋
ＦＲＯＭ−？ＥＥＦＲＯＭによって実現されて良いし、
内部信号保持手段１３０のレジスタ１３１．１３２　は
７リツプフロツプだけでなく、単なる電荷保持素子（コ
ンデンサー）で実現されて良く、以上の記述は何ら本発
明の請求範囲を限定するものでない。また、第１図や第
７図の左端の書込み回路１１６のシリアル選択がシフト
レジスタ１１７によって達成されるよ５に説明されたが
アドレスデコーダを用いても達成可能であって、以上の
記述は何ら本発明の請求範囲を限定するものではない。

【図面の簡単な説明】

パタン記号列の登鐘方法の説明図、第３図は第１図の部
分図、用４図（１〜（ｆｌはマツチ信号の出力方法の説
明図、第５図は第１スイッチ回路の説明図、第６図（４
〜（Ｃ）はスイッチ手段における識別結果の出力回路図
、！７図は本発明の第２の実施例を示す図、第８図は第
６図（Ｃ）を改良した識別結果の出力回路図である。以上の図面において、１１０・・・・・・外部信号記憶手段、　　１１１・・
・・・・記号コードの入力端子、　　１１２・・・・・
・アドレスデコーダ、１１３・・・・・・ワード線、　
　１１４・・・・・・ビット線、　１１５・・・・・・
読取り回路、　　１１６・・・・・・書込み回路、　　
１１７・・・・・・曹込み信号シフトレジスタ、　　１
１８・・・・・・入力端子、　　１２０・・・・・・デ
リミタ信号保持手段、　１２５・・・・・・内部信号供
給手段、　　１３０・・・・・・内部信号保持手段（レ
ジスタアレイ）、　　１３１・・・・−・第１列目のレ
ジスタ、　　１３２・・・・・・第２列目のレジスタ、
　　１４１゜１４３・・・・・・第１ゲート手段、　　
１４２・・・・・・第２ゲート手段、　　１５０・・・
・・・第１スイツチ、　　１５５．１５５’・・・・・
・第２スイツチまたはマルチプレクサ、１５１・・・・
・・・・・モード信号端子％　　１５６・・曲アドレス
コード入力端子、　　１５７．１５７’・・・・・・マ
ルチプレクサの出力端子、　　１５８・・−・・マツチ
信号のオアゲート、１５９・・・・・・オアゲートの出
力端子、　　１６０・・・・・・タイミング制御回路、
　　１６５・・・・・・イニシャライズ信号入力端子、
　　３４１ん３４３Ａ、３４２Ｂ、５４０・・・・・・
アンドゲート、　　３４２ん５１０・・・・・・否定信
号とのアンドゲート、　　３４１Ｂ、３４３Ｂ、５３０
・・・・・・オアゲート６００．８００・・・・・・デ
リミタ信号保持手段、６０１．６０２，６０３，６０４
，６０５・・・・・・１ビット目、２ビツト目、３ビツ
ト目、４ビツトと５ビツト目、６１０・・・・・・アド
レスカウンタ、６２０・・・・・・識別コード出力手段
、　　６２５・・・・・・識別コード出力端子、　　８
２０・・・・・・応答出力コード出力手段、　　８２５
・・・・・・応答出力コード出力端子。代理人ノｒ理士　内　原　　　晋半　　　１　　　図享　　２　　図箒　　　３　　図亭　　４　　図審　５　　図！５０亭　　６　　　図亭　　７　　図

Claims

【特許請求の範囲】

（１）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段とを備えた事
を特徴とする記号列識別装置。
（２）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段と、前記スイ
ッチ手段からどの行の内部信号保持手段の内容を出力す
べきかを指定するデリミタ記号位置記憶手段と、前記ス
イッチ手段の出力信号によって前記デリミタ信号位置記
憶手段のアドレスコードを選択する識別コード出力手段
とを備えた事を特徴とする記号列識別装置。
（３）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段とを備えた記
号列識別装置の制御方式であって、登録する各パタン記
号列の後尾に特定記号を付加し、登録後に、前記特定記
号に対して各ビット線から出力される外部信号を前記デ
リミタ保持手段に設定することを特徴とする記号列識別
装置の制御方式。
（４）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段とを備えた記
号列識別装置の制御方式であって、デリミタ信号位置記
憶手段にデリミタ信号位置指定コードと合わせて任意の
応答出力コードを格納し、前記スイッチ手段の出力信号
によって前記応答出力コードの出力を選択するようにし
たことを特徴とする記号列識別装置の制御方式。
（５）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段とを備えた記
号列識別装置の制御方式であって、各列における前記デ
リミタ保持手段の内容で指定された全ての行の内部信号
保持手段の内容の論理和が“１”を示す時に、どの行の
内部信号保持手段の内容が“１”になったかを外部へ出
力することを特徴とする記号列識別装置の制御方式。
（６）記号列を構成する記号コードで指定された番地に
外部信号を記憶する外部信号記憶手段と、この外部信号
記憶手段の各ビット線に対応して設けられ、特定記号コ
ードに対して前記各ビット線から読出される外部信号を
保持するデリミタ信号保持手段と、行列状に配列され、
各行が前記各ビット線に対応する複数個の内部信号保持
手段と、一般記号コードに対して各ビット線から読出さ
れる外部信号によって制御され、隣接する行の内部信号
保持手段を列毎に上下に結合する第１ゲート手段と、前
記外部信号によって制御され、隣接する列間の内部信号
保持手段を隣り合う３つの行毎で斜めまたは左右に結合
する第２ゲート手段と、前記デリミタ信号保持手段の内
容によって制御され、各行の端列の内部信号保持手段に
内部信号を設定する内部信号供給手段と、前記デリミタ
保持手段の内容で指定された行の内部信号保持手段の内
容を列毎に区別して出力するスイッチ手段とを備えた記
号列識別装置の制御方式であって、各列における前記デ
リミタ保持手段の内容で指定された全ての行の内部信号
保持手段の内容の論理和が“１”を示す時にのみ、整合
のあったパタン記号列の識別コードまたはそれに関連ず
けられた応答出力コードを出力することを特徴とする記
号列識別装置の制御方式。