JPH061477B2

JPH061477B2 - 記号列識別装置とその制御方式

Info

Publication number: JPH061477B2
Application number: JP60180110A
Authority: JP
Inventors: 肇永井; 八郎山田; 恒介高橋
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1985-08-15
Filing date: 1985-08-15
Publication date: 1994-01-05
Anticipated expiration: 2009-01-05
Also published as: JPS6240529A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は情報検索システム、パタン認識システム、機械
翻訳システムなどに使用される記号列識別装置に関する
ものである。

上記記号列識別装置は入力データ記号列（テキスト情
報）が情報検索システムのフィイルメモリの中のどの登
録パタン記号列（キーワードなど）とどこで一致するか
を判別するデバイスであり、テキスト情報の内容検索に
欠かせないものである。また、これは、パタン認識シス
テムにおいて欠かせない入力データ記号列としてパタン
観測、特徴抽出後の特徴コード列を受付け、パタン記号
列としてパタンカテゴリー毎の特徴コード列を貯える装
置に利用され機械翻訳システムで必要な入力データ記号
列として外国語のテキストを受付け、パタン記号列とし
て単語を貯える辞書にも利用される。

（従来の技術）テキスト情報の内容検索の最も代表的な方法はキーワー
ドとなるパタン記号列をメモリに貯え、テキストとして
データ記号列が入力される都度、パタン記号列とこれの
長さに等しい窓から見えるデータ記号列とを比較し、一
致すればマッチ信号を出し、一致しなければ窓を１文字
分進めて、次の比較を行うやり方である。

パタン記号列の長さが８文字で、８文字単位の記号列の
比較時間が1μsecであると、１パタン記号列当りの内容
検索処理速度が1MB／secになる。従来のコンピータでこ
のマッチング処理を行う時の第一の問題はパタン記号列
の個数と共に内容検索の処理速度が低下することであ
り、２５６個の時の処理速度は4KB／secになってしま
う。

第二の問題は８文字のデータ記号列とパタン記号列の比
較に際して、いずれか一方に一文字でもエラーがあると
永久にマッチ信号を出せないことである。第二の問題を
救済するために、１文字の誤字や付加や脱字のタイプミ
スによって生じる変形パタン記号列を全てメモリに格納
し、データ記号列を覗く窓を１文字ずらす都度、データ
記号列とパタン記号列及び変形パタン記号列との比較を
行うようにすると、変形パタン記号列の個数と記号列の
長さに反比例して処理速度が減少する。８ビット記号コ
ードを使う時の８文字記号列の変形パターン記号列の個
数は約２×８×２⁸すなわち、4000個程度になる。従っ
て、4KB／secの処理速度は1B／secに下がってしまう。

これまでに提案された解決索は連想メモリを用いる方
法、セルラーアレイを用いる方法、状態遷移表を用いる
方法、及びダイナミック・プログラミング(DP)を用いる
方法とに分かれる。連想メモリやセルラーアレイを用い
る方法は索一の問題を解決するのに有効であるが、第二
の問題に対しては効力をもたない。状態遷移表を用いる
方法は第一の問題の解決には寄与しないが、第二の問題
の解決にはある程度有効である。しかし、そのための状
態遷移表を作ってＲＡＭに書き込んでおくことは、かな
り高度な知的作業を必要とする。ＤＰを用いる方法は第
二の問題の解決に有効であるが第一の問題に対しては余
り有効でない。真の解決索は２つの問題を解決できるも
のでなければならず、これまでに発見されていない。ま
してや、どの文字がエラーしたかを指摘できる記号列識
別装置は提案されていない。

知識情報システムに必要なあいまい性を含む内容検索の
高速化のためには、以上の問題を解決する必要がある
が、従来技術だけでは不可能である。

（発明の目的）本発明の目的は文字エラーを含むテキスト情報の内容検
索における上記２つの問題を解決する事にある。すなわ
ち、本発明の第一の目的は入力データ記号列と複数個の
パタン記号列との一斉比較を可能にする技術を提供する
ことであり、第二の目的は色々の長さのパタン記号列の
登録を可能にする技術を提供することであり、第三の目
的はデータ記号列またはパタン記号列のいずれかに記号
の脱落、記号列へのミスタイプや誤字の混入などがあっ
ても検索を達成可能にする技術を提供することであり、
第四の目的は何字分のエラーがあって完全一致に到らな
かったかを検出可能にする技術を提供することであり、
第五の目的は記号列識別装置を１チップのＬＳＩで実現
させるために必要な入力ピン数の低減を可能にする技術
を提供することにある。

（発明の構成）上記目的を達成するために、本発明は、入力される記号
列を構成する記号コードにあらかじめ登録されている記
号コードが一致するとその登録されている位置に対応す
るワード線に一致を示す外部信号を出力する外部信号記
憶手段と、この外部信号記憶手段の各ワード線に対応し
て設けられるデリミタ信号保持手段と、行列状に配列さ
れ、各行が前記各ワード線に対応する複数個の内部信号
保持手段と、前記外部信号によって制御され、隣接する
行の内部信号保持手段を列内で順次結合し、又隣接する
内部信号保持手段の下位の列の隣りあう３個の行と結合
するゲート手段と、前記内部信号保持手段の一定個数行
毎の先頭に接続される内部信号供給手段と各行の内部信
号保持手段の内容と各行のデリミタ信号保持手段の内容
との論理積の各列の一定個数行毎の論理和を出力する第
１スイッチ手段と、第１スイッチ手段の出力を列毎に区
別して出力する第２スイッチ手段と、これにつながるエ
ンコード手段とを設けたものである。

また、上記目的を達成するために、本発明は、入力され
る記号列を構成する記号コードにあらかじめ登録されて
いる記号コードが一致すると、その登録されている位置
に対応するワード線に一致を示す外部信号を出力する外
部信号記憶手段と、この外部信号記憶手段の各ワード線
に対応して設けられるデリミタ信号保持手段と、行列状
に配列され、各行が前記各ワード線に対応する複数個の
内部信号保持手段と、前記外部信号によって制御され、
隣接する行の内部信号保持手段を列内で順次結合し、又
隣接する内部信号保持手段の下位の列の隣りにある３個
の行と結合するゲート手段と、前記内部信号保持手段の
一定個数行毎の先頭に接続される内部信号供給手段と、
各行の内部信号保持手段の内容と各行のデリミタ信号保
持手段の内容との論理積の各列の一定個数行毎の論理和
を出力する第１スイッチ手段と、第１スイッチ手段の出
力を列毎に区別して出力する第２スイッチ手段と、これ
につながるエンコード手段とを備えた記号列識別装置の
制御方式において、デリミタ信号の登録されている行に
対応するｉ行にｊ列目の内部信号保持手段の内容をこれ
に出力するゲート手段がｉ行に対応するワード線から出
力される外部信号の「１」か「０」かによってそれぞれ
（ｉ−１）行ｊ列目と（ｉ−２）行（ｊ−１）列目とｉ
行（ｊ−１）列目の内部信号保持手段の内容の論理和ま
たは、（ｉ−１）行（ｊ−１）列目とｉ行（ｊ−１）列
目の内部信号保持手段の内容の論理和に設定し、（ｉ−
１）行に対応するワード線から出力される外部信号が
「１」ならこれらの論理和と（ｉ−２）行（ｊ−１）列
目の内部信号保持手段の内容との論理和に設定するよう
にしたものである。

（構成の詳細な説明）以下、図面に従って、本発明のさらに詳細な説明を行
う。

第１図は本発明の一実施例を示すブロック図である。こ
の図に示された記号列識別装置は左側の外部信号記憶手
段１と、その右側につながるデリミタ（区切）信号保持
手段２及び内部信号供給手段３と、行列状に配列された
ゲート手段4,5で結合された第１列目内部信号保持手段
６と第２列目内部信号保持手段７から成る列一致検出手
段１１とこれらデリミタ信号保持手段２及び内部信号保
持手段6,7に接続された第１スイッチ手段８と、第２ス
イッチ手段９と、エンコーダ１０とから成っている。

この記号列識別装置は、入力されるパタン記号列の記号
を外部信号記憶手段１に登録し、各記号列の最初の記号
の登録位置に対応する内部信号供給手段３と、各記号列
の最後の記号の登録位置に対応するデリミタ信号保持手
段２とに「１」を書き込むことにより、複数の任意長パ
タン記号列を登録する。登録後の検索動作は次の様に行
う。入力端子１２にデータ記号列の記号が加えられる度
に、この記号と全登録記号との一致検出が外部信号記憶
手段１で並列に行われ、この結果が列一致検出手段１１
に入力されて、データ記号列がどのパタン記号列に一致
したか、または、記号何個分違っていたかが検出され
る。完全一致や不完全一致したパタン記号列の登録位置
は各々選択され、エンコーダ１０でアドレスコードに符
号化されて出力される。

入力端子１２に入力されるデータ記号列の構成要素であ
る記号コードに対して外部信号記憶手段１はいわゆる連
想記憶機能を提供するものである。

第２図はこの外部信号記憶手段１の一実施例を示すブロ
ック図である。これは、入力端子１２に入力される記号
（入力データ）をデコードし、記号に対応る列方向のデ
ータ線２２を駆動するデコーダ２４と、記号登録時に行
方向のワード線２１を次々と上から下へ駆動するワード
指定手段２３と、データ線２２とワード線２１とで指定
されるメモリセル２５とから成る。メモリセル２５は各
１本のデータ線２２とワード線２１との交点に対応して
行列状に配列されている。このメモリセル２５に記号Ａ
とＢを登録する場合、入力データＡによりデコーダ２４
は対応するデータ線２２Ａを駆動し、これとワード指定
手段２３により駆動されている文字位置対応のワード線
２１とで、この交点に対応して配置されるメモリセル２
５を選択し、これに「１」を書き込む。続いてＢを登録
するときは、デコーダ２４はＢに対応するデータ線２２
Ｂを駆動して、選択されたメモリセル２５に「１」を書
き込む。すなわち、１本のワード線２１に対応する行に
１個の記号が登録される。

登録されている記号の検索時、ワード指定手段２３はど
のワード線２１も駆動してないが、デコーダ２４は検索
記号（入力データ）に対応するデータ線２２を駆動す
る。このデータ線２２につながる１列のメモリセル２５
は書き込まれている「１」又は「０」を外部信号として
各々のワード線２１上に出力する。ワード線２１に
「１」が出力されていれば、その行に検索記号が登録さ
れていることがわかる。

以上は記号列を構成する各記号の登録と検索について述
べる。

第３図は記号列を登録する手段の一実施例を示すブロッ
ク図である。第２図のワード指定手段２３はアドレスカ
ウンタ３１と、これの出力するアドレスの上位をデコー
ドする上記アドレスデコーダ３２と、これの出力である
群ワード線３４で選択され、アドレスの下位をデコード
する複数の下位アドレスデコード３３とで構成される。
下位アドレスレコーダ３３の出力であるワード線２１は
メモリセル２５の配列されているメモリセルアレイを通
ってデリミタ信号保持手段２を選択する。すなわち、複
数のワード線２１は一定の個数毎の群ワード線３４で区
切られる。また、ワード線３４は内部信号供給手段３に
つながり、上位アドレスデコーダ３２がこれを選択す
る。第１図では一例として内部信号供給手段３は４ワー
ド線毎に１個設けられている。

最初の記号列の記号が選択駆動されているワード線２１
に対応したメモリセル２５に登録されるとき、選択駆動
されている群ワード線３４のつなる内部信号供給手段３
にタイミング発生手段３５から書込み信号線３６を通し
て「１」が書き込まれる。アドレスカウンタ３１は始め
０で、記号が１個登録されると、＋１ずつカウントアッ
プされ出力アドレスが＋１される。そして、１つ下に並
ぶワード線２１が選択される。こうして、記号登録位置
とワード線２１の位置が１対１に対応ずけられ、順次上
から下へ向ってメモリセル２５に記号が登録される。記
号列を構成する全記号が登録されると、そのとき選択さ
れているワード線２１につながるデリミタ信号保持手段
２にタイミング発生手段３５から書込み信号線３７を通
して「１」が書き込まれる。デリミタ信号が書き込まれ
ると、アドレスカウンタ３１の上位アドレンが＋１さ
れ、下位アドレスは零にクリアされて記号列１個の登録
が終る。その結果、記号列の最後の記号が登録されてい
るメモリセル２５を選択するワード線２１が含まれてい
るワード群の次に並ぶワード群の群のワード線３４が選
択され、そのワード群の先頭に位置するワード線２１が
選択される。こうして、次の記号列を新しいワード群の
先頭から書込む準備がなされる。

このようにして、任意長のパタン記号列を複数個同時に
登録することが可能になる。

ここにパタン記号列JAPANを登録すると、最初の群ワー
ド線３４がつながる内部信号供給手段３に「１」が書き
込まれ、メモリセル２５に上から順次ＪＡＰＡＮが登録
され、最後のＮの登録のときに、同じワード線２１で選
択されているデリミタ信号保持手段２に「１」が書き込
まれる。続いてパタン記号列ＴＯＫＹＯを登録すると、
「１」の書き込まれたデリミタ信号保持手段２の次の群
ワード線３４がつながる内部信号供給手段３に「1」が書
き込まれ、そこからＴＯＫＹＯが登録され、最後の０の
登録位置に対応するデリミタ信号保持手段２に「１」が
書き込まれる。

この後、データ記号列ＸＹＪＡＰＡＮＺ・・・が入力端
子１２から与えられると、記号Ｊのときに１番目のワー
ド線２１に「１」が出力され、これと内部信号供給手段
３に書き込まれている「１」との論理積「１」が内部信
号として第１列目の内部信号保持手段６に書き込まれ
る。続いて記号Ａ、Ｐ、Ａ、Ｎが入力されると、２〜５
番目のワード線２１に順次「１」の外部信号が出力さ
れ、内部信号が第１列第５行目の内部信号保持手段６に
伝達される。すなわち、入力データ記号列中に登録され
ているパタン記号列ＪＡＰＡＮに完全に一致する部分が
有ることが分る。

第１列に隣接する第２列の第５行目の内部信号保持手段
７に内部信号が伝達されると、入力記号列中に登録され
ているパタン記号列ＪＡＰＡＮと１記号だけ異なる部分
が有ることが分る。第４図はこの例を示す説明図であ
る。図中、状態を示すＳ_ｉｊは第ｉ行ｊ列目の内部信号
保持手段に対応し、これらの各状態の接続は第１図に示
したゲート手段4,5により実現される。記号Ｊの入力に
よりＳ′₁₁は「１」になり、次に記号Ａが入力されると
Ｓ₁₁から「１」がＳ₂₁、Ｓ₂₂に伝達される。こうして記
号列ＪＡＰＡＮが入力されると、Ｓ₅₁が「１」になり、
完全一致が検出される。もし、パタン記号列と１記号異
なる記号列ＪＡＸＡＮが入力されると、ＸはＰと異なる
から、Ｓ₂₁からＳ₃₁へ「１」が移動せず、Ｓ₅₁は「１」
にならない。そのかわり、Ｓ₂₁からＳ₃₂へ「１」が移動
して、Ｓ₅₂が「１」になる。また、パタン記号列から１
記号抜けた記号列ＪＡＡＮが入力されると、Ｓ₂₁からＳ
₄₂へ「１」が移り、Ｓ₅₂が「１」になる。さらに、パタ
ン記号列に１記号加わった記号列ＪＡＰＸＡＮが入力さ
れても、Ｓ₃₁からＳ₂₃へ「１」が移り、Ｓ₅₂が「１」に
なる。こうして、Ｓ₅₁が「１」にならず、Ｓ₅₂が「１」
になると、１記号の誤字か、脱字か、混入がパタン記号
列と入力記号列との間に在ることが分る。すなわち、状
態Sijに対するｉ行ｊ列の内部信号保持手段6,7への内部
信号はSi-₁・ｊとSi-₂・j-₁あるいはSi、j-₁とSi-₁、j-₁
につながるゲート手段4,5により伝達されるからであ
る。

１個のワード群に含まれるワード線の数をｎとすれば、
内部信号供給手段３はｉ＝ｎ×ｍ＋１（ｍは整数）であ
る第ｉ行に対応する位置にだけある。この内部信号供給
手段３の内容をHiで、デリミタ信号保持手段２の内容を
Diであらわし、時刻ｔでの状態Sij(t)，外部信号Xi(t)
とすれば、ゲート手段４は Si1(t)＝Xi(t)*(Hi+Si-₁、_1-(t-1)*▲▼)-K≠i 、Sk₁(t)＝Xk(t)*Sk-₁、₁(t-1) と表される。但し、＊は論理積、＋は論理和である。

ゲート手段５は、 Si+_1、2(t)＝Si1(t-1)*▲+()▼+Si+_1、1(t-1)*▲▼+2(t)+Hi*Xi+₁(t)
+▲▼*(Si₂(t-1)*Xi+₁(t)+Si-₁、₁(t-1)*Xi+₁(t)+Di+₁*(Si-₁、₁(t-1)*Xi(t)
+Si+₁、₁(t-1)))-K≠i+1、 Sk²(t)＝Sk-_1、2(t-1)*Xk(t)+Sk-_2、1(t-1)*Xk(t)+Sk-₁、1(t-1)*▲()▼+Sk₁
(t-1)*▲+()▼+Dk*(Sk-_2、1(t-1)*Xk-₁(t)+Sk₁(t-1) と表される。

第５図は本発明の記号列の比較結果の出力に関する部分
の一例を示すブロック図である。第１スイッチ手段８の
ＡＮＤゲート５１、５２はデリミタ信号保持手段２の内
容と、その行に対応する内部信号保持手段6,7の内容と
の列毎の論理積をとる。ＯＲゲート、５３，５４は、こ
の論理積の１ワード群に対応する単位での論理和を列毎
に、記号が入力される度に出力する。第１列に対応する
ＯＲゲート５３の出力が「１」になると、それに対応す
るワード群には、入力データ記号列と完全に一致するパ
タン記号列が登録されていることが分る。もし、一致し
たパタン記号列が長くて、複数のワード群に渡って登録
されているときは、そのパタン記号列の最後が登録され
ているワード群に対応したＯＲゲート５３の出力が
「１′」になる。第２列に対応するＯＲゲート５４の出
力が「１」で、第１列に対応するＯＲゲート５３の出力
が「０」であるワード群には、入力データ記号列と１記
号違うパタン記号列が登録されていることが分る。

第２スイッチ手段９では、外部から入力されるセレクト
信号により、第１スイッチ手段８の出力を列毎に区別
し、エンコーダ１０へ出力する。このような第２スイッ
チ手段９は、ＯＲゲート５３の出力とセレクト信号との
論理積をとるＡＮＤゲート５５と、ＯＲゲート５４の出
力とセレクト信号を反転したものとの論理積をとるＡＮ
Ｄゲート５６と、ＡＮＤゲート５５の出力とＡＮＤゲー
ト５６の出力との論理和をとるＯＲゲート５７とで構成
される。すなわち、完全一致を検出するモードでは、第
１スイッチ手段８の第１列に対応するＯＲゲート５３の
出力がエンコード１０に入力され、ここでワード群に対
応するアドレスコードに符号化されて外部に出力され
る。１記号の違いを許容するモードでは、第１スイッチ
手段８の第２列に対応するＯＲゲート５４の出力が、ア
ドレスコードに符号化されて外部に出力される。

この場合、１記号迄の違いを許容するが、順に内部信号
保持手段の列数を増やすことによって、より多くの違い
を許容することが可能になる。

今、記号コードの幅を８ビットとすれば、データ線２２
の本数が２５６本になる。外部信号記憶手段に１Ｍbit
のメモリ容量をあてて、ＬＳＩ(Large Scale Integrate
d Circuit)化すれば、ワード線２１の本数は4096本にな
り、８記号長のパタン記号列なら１チップに５１２個迄
登録できる。これら複数のパタン記号列と入力記号列と
は一斉に比較され一致の判定がなされる。出力はアドレ
スコードに符号化されているため、５１２個の記号列に
対してもわずか９本の信号線で出力できる。

（発明の効果）以上に説明したように、本発明によれば、文字エラーを
含むテキスト情報の内容検索における従来の問題を解決
する事ができる。すなわち、入力データ記号列と複数個
のパタン記号列との一斉比較を可能にする技術を提供す
ることができ、色々の長さのパタン記号列の登録を可能
にする技術を提供することができ、データ記号列または
パタン記号列のいずれかに記号の脱落、記号列へのミス
タイプや誤字の混入などがあっても検索を達成可能にす
る技術を提供することができ、何文字分のエラーがあっ
て完全一致に到らなかったかを検出可能にする技術を提
供することができ、記号列識別装置を１チップのLSIで
実現させるために必要な入力ビン数の低減を可能にする
技術を提供することができる。

以上に説明した外部信号記憶手段には連想記憶機能があ
ればよく、普通の連想メモリセルを用いることも可能で
あり、ワード指定手段はアドレスを順次指定できればよ
く、アドレスカウンタとデコーダの代りにシフトレジス
タを用いてもよく、また、記号コードの幅、ワード数、
群ワード数、内部信号保持手段の列数も増減が可能であ
り、以上の記述は何ら本発明の特許請求の範囲を制限す
るものではない。

【図面の簡単な説明】

第１図は本発明による記号列識別装置の一実施例を示す
ブロック図であり、第２図は外部情報記憶手段の一例を
示すブロック図であり、第３図はワード指定手段を示す
ブロック図であり、第４図は記号列の検索例を示す説明
図である。第５図は記号例の比較結果の出力例を示すブ
ロック図である。図中、１・・・外部信号記憶手段、２・・・デリミタ信号保持
手段、３・・・内部信号供給手段、4,5・・・ゲート手
段、6,7・・・内部信号保持手段、８・・・第１スイッ
チ手段、９・・・第２スイッチ手段、１０・・・エンコ
ーダ、１１・・・列一致検出手段、２１・・・ワード
線、２２・・・データ線、２３・・・ワード指定手段、
24,32,33・・・デコーダ、２５・・・メモリセル、３１
・・・カウンタ、３４・・・群ワード線、３５・・・タ
イミング発生手段である。

Claims

【特許請求の範囲】

【請求項１】入力される記号列を構成する記号コードに
あらかじめ登録されている記号コードが一致するとその
登録されている位置に対応するワード線に一致を示す外
部信号を出力する外部信号記憶手段と、この外部信号記
憶手段の各ワード線に対応して設けられるデリミタ信号
保持手段と、行列状に配列され、各行が前記各ワード線
に対応する複数個の内部信号保持手段と、前記外部信号
によって制御され、隣接する行の内部信号保持手段を列
内で順次結合し、又隣接する内部信号保持手段の下位の
列の隣りあう３個の行と結合するゲート手段と、前記内
部信号保持手段の一定個数行毎の先頭に接続される内部
信号供給手段と各行の内部信号保持手段の内容と各行の
デリミタ信号保持手段の内容との論理積の各列の一定個
数行毎の論理和を出力する第１スイッチ手段と、第１ス
イッチ手段の出力を列毎に区別して出力する第２スイッ
チ手段と、これにつながるエンコード手段とを備えたこ
とを特徴とする記号列識別装置。
【請求項２】入力される記号列を構成する記号コードに
あらかじめ登録されている記号コードが一致すると、そ
の登録されている位置に対応するワード線に一致を示す
外部信号を出力する外部信号記憶手段と、この外部信号
記憶手段の各ワード線に対応して設けられるデリミタ信
号保持手段と、行列状に配列され、各行が前記各ワード
線に対応する複数個の内部信号保持手段と、前記外部信
号によって制御され、隣接する行の内部信号保持手段を
列内で順次結合し、又隣接する内部信号保持手段の下位
の列の隣りにある３個の行と結合するゲート手段と、前
記内部信号保持手段の一定個数行毎の先頭に接続される
内部信号供給手段と、各行の内部信号保持手段の内容と
各行のデリミタ信号保持手段の内容との論理積の各列の
一定個数行毎の論理和を出力する第１スイッチ手段と、
第１スイッチ手段の出力を列毎に区別して出力する第２
スイッチ手段と、これにつながるエンコード手段とを備
えた記号列識別装置の制御方式において、デリミタ信号
の登録されている行に対応するｉ行にｊ列目の内部信号
保持手段の内容をこれに出力するゲート手段がｉ行に対
応するワード線から出力される外部信号の「１」か
「０」かによってそれぞれ（ｉ−１）行ｊ列目と（ｉ−
２）行（ｊ−１）列目とｉ行（ｊ−１）列目の内部信号
保持手段の内容の論理和または、（ｉ−１）行（ｊ−
１）列目とｉ行（ｊ−１）列目の内部信号保持手段の内
容の論理和に設定し、（ｉ−１）行に対応するワード線
から出力される外部信号が「１」ならこれらの論理和と
（ｉ−２）行（ｊ−１）列目の内部信号保持手段の内容
との論理和に設定することを特徴とする記号列識別装置
の制御方式。