JPS61264462A - Automatic setting system for device number - Google Patents
Automatic setting system for device numberInfo
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- JPS61264462A JPS61264462A JP10727085A JP10727085A JPS61264462A JP S61264462 A JPS61264462 A JP S61264462A JP 10727085 A JP10727085 A JP 10727085A JP 10727085 A JP10727085 A JP 10727085A JP S61264462 A JPS61264462 A JP S61264462A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
複数個のユニットと、該複数個のユニットを制御する制
御装置とを具備するシステムにおいて、各ユニットにお
ける機番設定を、機番認識回路により自動的に行う自動
機番設定方式である。[Detailed Description of the Invention] [Summary] In a system that includes a plurality of units and a control device that controls the plurality of units, the machine number setting for each unit is automatically performed by a machine number recognition circuit. This is an automatic machine number setting method.
本発明は、複数個の同一タイプのユニットを制御する制
御装置を有するシステムにおいて、機番の設定を機番認
識回路により自動的に行う自動機番設定方式に関するも
のである。The present invention relates to an automatic machine number setting method in which machine numbers are automatically set by a machine number recognition circuit in a system having a control device that controls a plurality of units of the same type.
第5図は複数個のユニットを制御装置で制御する従来の
システムの概要を示す図である。第5図において、1は
制御装置、2ないし5はユニッi・をそれぞれ示してい
る。この種のシステムにおける機番の設定する方法とし
ては、各々のユニット2.3,4.5上においてショー
ト・ビン等により物理的に設定する方法が知られている
が、この従来方法では人為的作業が伴い、誤設定する恐
れがある等の欠点がある。FIG. 5 is a diagram showing an outline of a conventional system in which a plurality of units are controlled by a control device. In FIG. 5, 1 indicates a control device, and 2 to 5 indicate units i. A known method for setting machine numbers in this type of system is to physically set them using short bins, etc. on each unit 2.3 and 4.5, but this conventional method There are disadvantages such as the work involved and the risk of incorrect settings.
本発明は、上記の欠点を除去するものであって、複数個
の同一タイプのユニットと、これら複数のユニットを制
御する制御装置を具備するシステムにおいて、機番の設
定を自動的に行うようにした自動機番設定方式を提供す
ることを目的としている。The present invention is intended to eliminate the above-mentioned drawbacks, and is to automatically set machine numbers in a system that includes a plurality of units of the same type and a control device that controls the plurality of units. The purpose of this project is to provide an automatic machine number setting method.
そしてそのため本発明の自動機番設定方式は、複数個の
同一タイプのユニットと、該複数個の同一タイプのユニ
ットを制御する制御装置とを具備するシステムにおいて
、各々のユニット上に、機番認識回路と、該機番認識回
路に接続されたアドレス・デコード回路とを設け、各ユ
ニットを直列に接続し、ユニットに接続されるケーブル
上に機番情報が入力されると、次段ユニットへのケーブ
ル上に次の機番情報を出力することを特徴とするもので
ある。Therefore, the automatic machine number setting method of the present invention provides machine number recognition on each unit in a system that includes a plurality of units of the same type and a control device that controls the plurality of units of the same type. A circuit and an address decoding circuit connected to the machine number recognition circuit are provided, each unit is connected in series, and when machine number information is input on the cable connected to the unit, it is transmitted to the next unit. The feature is that the following machine number information is output on the cable.
以下、本発明を図面を参照しつつ説明する。第1図は本
発明のケーブル接続図である。図において、1は制御装
置、2ないし5は同一タイプのユニットである。第1図
の論理接続図を第2図に示す。第2図において、6は機
番認識&アドレス・デコード回路を示す。制御装置1か
らの機番設定信号7とアドレス信号とは、各ユニット2
ないし5上の機番認識&アドレス・デコード回路6に接
続されている。Hereinafter, the present invention will be explained with reference to the drawings. FIG. 1 is a cable connection diagram of the present invention. In the figure, 1 is a control device, and 2 to 5 are units of the same type. The logical connection diagram of FIG. 1 is shown in FIG. In FIG. 2, 6 indicates a machine number recognition and address decoding circuit. The machine number setting signal 7 and address signal from the control device 1 are
It is connected to the machine number recognition and address decoding circuit 6 on the top of the device number recognition and address decoding circuit 6.
第3図に機番認識&アドレス・デコード回路6の内部構
成を示す。第3図において、8と9はデコーダ、11な
いし14はNOR回路、2工ないし24はAND回路(
但し負論理の)、30はNAND回路をそれぞれ示して
いる。いま、機番設定信号7がro OOOJであると
すると、デコーダ8はro 111Jを出力する。この
ときNOR回路11はrlJ、NOR回路12はrOJ
、NOR回路13もrOJ 、NOR回路14も「0」
を出力し、rl O00Jという機番設定信号7が次段
のユニットに送られる。rl OOOJなる機番設定信
号7が入力されると「0100」なる機番設定信号7が
次段のユニットに送られ、「0100」なる機番設定信
号7が入力されると「0010」なる機番設定信号7が
次段のユニ7)に送られ、ro 010Jなる機番設定
信号7が入力されるとro OOIJなる機番設定信号
7が次段のユニットに送られる。アドレス信号はデコー
ダ9によってデコードされ、デコーダ9の出力信号とデ
コーダ8の出力信号とがAND回路21ないし24で比
較され、両者が一致しておればNAND回路30は「1
」を出力する。例えば、アドレス信号がro 000J
との時にはデコーダ9は「0111」を出力し、このと
きデコーダ8が「0111」を出力しておれば、AND
回路21は「O」、その他のAND回路22ないし24
は「1」を出力し、この結果、NAND回路30は「1
」を出力する。NAND回路30の出力がC5(チップ
・セレクト信号)となり、この信号が「1」であれば、
そのユニットが選択される。FIG. 3 shows the internal configuration of the machine number recognition and address decoding circuit 6. In Fig. 3, 8 and 9 are decoders, 11 to 14 are NOR circuits, and 2 to 24 are AND circuits (
However, numerals 30 and 30 of negative logic respectively indicate NAND circuits. Now, assuming that the machine number setting signal 7 is ro OOOJ, the decoder 8 outputs ro 111J. At this time, the NOR circuit 11 is rlJ, and the NOR circuit 12 is rOJ.
, NOR circuit 13 is also rOJ, NOR circuit 14 is also "0"
is output, and a machine number setting signal 7 called rl O00J is sent to the next unit. rl When the machine number setting signal 7 of OOOJ is input, the machine number setting signal 7 of "0100" is sent to the next stage unit, and when the machine number setting signal 7 of "0100" is input, the machine number setting signal 7 of "0010" is sent. The unit number setting signal 7 is sent to the next stage unit 7), and when the machine number setting signal 7 of ro 010J is input, the machine number setting signal 7 of ro OOIJ is sent to the next stage unit. The address signal is decoded by the decoder 9, and the output signal of the decoder 9 and the output signal of the decoder 8 are compared in AND circuits 21 to 24, and if they match, the NAND circuit 30 outputs "1".
" is output. For example, the address signal is ro 000J
At this time, the decoder 9 outputs "0111", and if the decoder 8 outputs "0111" at this time, AND
Circuit 21 is "O", other AND circuits 22 to 24
outputs “1”, and as a result, the NAND circuit 30 outputs “1”.
" is output. The output of the NAND circuit 30 becomes C5 (chip select signal), and if this signal is "1",
That unit is selected.
本発明の1実施例によれば、各ユニットを直列に接続す
るだけで各ユニットの機番が自動的に設定され、機番の
設定を意識する必要がなくなり、誤設定の恐れがない等
の効果がある。According to one embodiment of the present invention, the machine number of each unit is automatically set simply by connecting each unit in series, there is no need to be conscious of setting the machine number, and there is no risk of incorrect setting. effective.
第4図は機番認識&アドレス・デコード回路6の他の実
施例構成を示す図である。第4図において、40は加算
器、41ないし44は一致回路、50はAND回路をそ
れぞれ示している。第3図の実施例と異なるのは、第3
図のデコーダ8を加算器に変えた点である。いま、機番
設定信号7としてro O00Jが入力されたとすると
、加算器40はro OOIJを出力する。この状態の
下でアドレス信号がro 001Jであると、−数回路
41ないし44のそれぞれは「1」を出力し、AND回
路50は「1」のCS信号を出力する。第3図では機番
設定信号7の本数と同じ数のユニットを接続でき、この
場合は最大4個のユニー/ )を接続可能であるが、第
4図の実施例では、アドレス信号と機番設定信号7をそ
のまま照合できるので、第4図の実施例では最大16個
のユニットを接続することができる。以上のように、第
4図の実施例では、接続するユニットの個数をアドレス
の指定が可能なだけ増加できる効果がある。FIG. 4 is a diagram showing another embodiment of the configuration of the machine number recognition and address decoding circuit 6. In FIG. In FIG. 4, 40 represents an adder, 41 to 44 a matching circuit, and 50 an AND circuit. The difference from the embodiment shown in Fig. 3 is that the third
The difference is that the decoder 8 in the figure is replaced with an adder. Now, if ro O00J is input as the machine number setting signal 7, the adder 40 outputs ro OOIJ. Under this state, when the address signal is ro 001J, each of the minus number circuits 41 to 44 outputs "1", and the AND circuit 50 outputs a CS signal of "1". In Fig. 3, it is possible to connect the same number of units as the number of machine number setting signals 7, and in this case, a maximum of 4 units/) can be connected. Since the setting signal 7 can be verified as is, a maximum of 16 units can be connected in the embodiment shown in FIG. As described above, the embodiment shown in FIG. 4 has the advantage that the number of connected units can be increased as much as possible by specifying addresses.
以上の説明から明らかなように、本発明によれば、制御
装置に複数のユニットを接続するときに機番設定を意識
することなく、自動的に設定することが出来るので、誤
設定がなくなり、また簡単に接続できる等の効果を奏す
ることが出来る。As is clear from the above description, according to the present invention, when connecting multiple units to a control device, the settings can be automatically made without being aware of the machine number settings, thereby eliminating erroneous settings. Further, it is possible to achieve effects such as easy connection.
第1図は本発明の1実施例のケーブル接続図、第2図は
本発明の論理接続図、第3図は機番認識&アドレス・デ
コード回路の1実施例構成を示す図、第4図は機番認識
&アドレス・デコード回路の他の実施例構成を示す図、
第5図は従来のケーブル接続図である。
1・・・制御装置、2ないし5・・・同一タイプのユニ
ット、6・・・機番認識&アドレス・デコード回路、7
・・・機番設定信号、8と9・・・デコーダ、11ない
し14・・・NOR回路、21ないし24・・・AND
回路(但し負論理の)、30・・・NANDAND回路
・・・加算器、41ないし44・・・−数回路、50・
・・AND回路。
第11!1
第2圓Fig. 1 is a cable connection diagram of an embodiment of the present invention, Fig. 2 is a logical connection diagram of the invention, Fig. 3 is a diagram showing the configuration of an embodiment of the machine number recognition & address decoding circuit, and Fig. 4. is a diagram showing another example configuration of the machine number recognition & address decoding circuit,
FIG. 5 is a conventional cable connection diagram. 1... Control device, 2 to 5... Unit of the same type, 6... Machine number recognition & address decoding circuit, 7
...Machine number setting signal, 8 and 9...Decoder, 11 to 14...NOR circuit, 21 to 24...AND
Circuit (negative logic), 30...NANDAND circuit...adder, 41 to 44...-number circuit, 50...
...AND circuit. 11th!1 2nd circle
Claims (1)
プのユニットを制御する制御装置とを具備するシステム
において、各々のユニット上に、機番認識回路と、該機
番認識回路に接続されたアドレス・デコード回路とを設
け、各ユニットを直列に接続し、ユニットに接続される
ケーブル上に機番情報が入力されると、次段ユニットへ
のケーブル上に次の機番情報を出力することを特徴とす
る自動機番設定方式。In a system comprising a plurality of units of the same type and a control device for controlling the plurality of units of the same type, a machine number recognition circuit and a machine number recognition circuit connected to the machine number recognition circuit are provided on each unit. An address decoding circuit is provided, each unit is connected in series, and when machine number information is input on the cable connected to the unit, the next machine number information is output on the cable to the next stage unit. An automatic machine number setting method featuring:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10727085A JPS61264462A (en) | 1985-05-20 | 1985-05-20 | Automatic setting system for device number |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10727085A JPS61264462A (en) | 1985-05-20 | 1985-05-20 | Automatic setting system for device number |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61264462A true JPS61264462A (en) | 1986-11-22 |
Family
ID=14454802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10727085A Pending JPS61264462A (en) | 1985-05-20 | 1985-05-20 | Automatic setting system for device number |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61264462A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293498A (en) * | 1990-09-28 | 1994-03-08 | Fujitsu Limited | Arrangement of designation of drive element number using mother boards |
WO2023233993A1 (en) * | 2022-05-31 | 2023-12-07 | パナソニックIpマネジメント株式会社 | Terminal device and communication system |
-
1985
- 1985-05-20 JP JP10727085A patent/JPS61264462A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293498A (en) * | 1990-09-28 | 1994-03-08 | Fujitsu Limited | Arrangement of designation of drive element number using mother boards |
WO2023233993A1 (en) * | 2022-05-31 | 2023-12-07 | パナソニックIpマネジメント株式会社 | Terminal device and communication system |
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