JPH0578864B2 - - Google Patents
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- JPH0578864B2 JPH0578864B2 JP62301827A JP30182787A JPH0578864B2 JP H0578864 B2 JPH0578864 B2 JP H0578864B2 JP 62301827 A JP62301827 A JP 62301827A JP 30182787 A JP30182787 A JP 30182787A JP H0578864 B2 JPH0578864 B2 JP H0578864B2
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- cpu
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Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は複数種類のコプロセツサを備えた計算
機システムにおけるコプロセツサ制御方式に関
し、特にプロセツサとコプロセツサとのインター
フエースを少ない命令コードで実現するようにし
たコプロセツサ制御方式に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a coprocessor control method in a computer system equipped with a plurality of types of coprocessors, and in particular, to an interface between processors and coprocessors that is realized with a small number of instruction codes. Concerning coprocessor control method.
[従来の技術]
従来、1つのマイクプロセツサ(以下、CPU
と略す)に、複数のコプロセツサを接続してなる
計算機システムでは、夫々のコプロセツサに対
し、専用の命令コードを割り当てる必要があつ
た。[Conventional technology] Conventionally, one microphone processor (hereinafter referred to as CPU)
In a computer system in which multiple coprocessors are connected, it is necessary to assign a dedicated instruction code to each coprocessor.
第12図乃至第15図を参照して、従来のシス
テムにおけるコプロセツサ制御方式について説明
する。第12図はCPU1200とコプロセツサ
1201との接続図である。CPU1200は外
部バス1202から、命令バイトを入力する。第
13図は第12図のCPU1200のブロツク図
である。外部バス1202より入力された命令バ
イトは、一旦命令バツフア1302に蓄えられ、
更に、命令デコーダ1303に出力される。命令
デコーダ1303は入力された命令バイトをデコ
ードし、シーケンサ1304に対し、シーケンス
指定信号線群1305によつてデコードされた命
令のシーケンスを指定する。シーケンサ1304
はシーケンス指定信号線群1305の指定に従
い、実行制御部(以下、EXUと略す)1306、
バスサイクル制御部(以下、BIUを略す)130
7に対し制御信号線1308によつて実行制御を
行う。 A coprocessor control method in a conventional system will be described with reference to FIGS. 12 to 15. FIG. 12 is a connection diagram between the CPU 1200 and the coprocessor 1201. CPU 1200 receives instruction bytes from external bus 1202 . FIG. 13 is a block diagram of CPU 1200 of FIG. 12. The instruction byte input from the external bus 1202 is temporarily stored in the instruction buffer 1302.
Furthermore, it is output to the instruction decoder 1303. The instruction decoder 1303 decodes the input instruction byte and specifies the decoded instruction sequence to the sequencer 1304 via a sequence designation signal line group 1305. Sequencer 1304
In accordance with the specification of the sequence specification signal line group 1305, the execution control unit (hereinafter abbreviated as EXU) 1306,
Bus cycle control unit (hereinafter abbreviated as BIU) 130
Execution control is performed for 7 through a control signal line 1308.
第14図はCPU1200の命令マツプを示す。
命令マツプ中のD0,D1,D2,D3はCPU
1200のコプロセツサに対する命令バイトとし
て割り当てられており、その他のコードはCPU
1200自身の命令バイトである。更に、CPU
1200は4種類の種類が異なるコプロセツサを
接続可能であり、命令バイトD0は第1のコプロ
セツサに対する命令バイト、D1は第2のコプロ
セツサに対する命令バイト、D2は第3のコプロ
セツサに対する命令バイト、D3は第4のコプロ
セツサに対する命令バイトである。 FIG. 14 shows an instruction map of the CPU 1200.
D0, D1, D2, D3 in the instruction map are CPU
1200 as instruction bytes for the coprocessor, and other code is allocated to the CPU.
1200 is its own instruction byte. Furthermore, the CPU
The 1200 can connect four different types of coprocessors, and the instruction byte D0 is the instruction byte for the first coprocessor, D1 is the instruction byte for the second coprocessor, D2 is the instruction byte for the third coprocessor, and D3 is the instruction byte for the third coprocessor. This is an instruction byte for coprocessor 4.
CPU1200の第1から第4のコプロセツサ
に対する制御は夫々異なり、命令デコーダ130
3はD0〜D3の命令バイトの入力に対し、シー
ケンサ1304に異なるシーケンス指定を行う。 The first to fourth coprocessors of the CPU 1200 are controlled differently, and the instruction decoder 130
3 specifies a different sequence to the sequencer 1304 for inputting instruction bytes D0 to D3.
第15図a乃至dは命令バイトD0〜D3に対
するCPU1200の実行シーケンスを示す。 FIGS. 15a to 15d show the execution sequence of CPU 1200 for instruction bytes D0 to D3.
第15図aは命令バイトD0に対するCPU1
200の実行シーケンスである。CPU1200
は命令デコーダ1303により命令バイトD0を
デコードすると、シーケンサ1304に対し
SEQ1の指定を行う。シーケンサ1304は
SEQ1のシーケンス指定を受けると、実行を開
始し、制御信号線群1308によつてBIU130
7に対し、1回のリードサイクルの発行を指令す
る。次に、シーケンサ1304はリードサイクル
が完了すると、BUSY信号1309を調べ、
BUSY=1ならばコプロセツサ1201の実行
が完了していないとしてBUSY=0になるまで
待ち状態に入る。BUSY=0を検出すると、シ
ーケンサ1304は命令の実行を完了する。 Figure 15a shows CPU1 for instruction byte D0.
200 execution sequences. CPU1200
When the instruction byte D0 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ1. The sequencer 1304
When the sequence designation of SEQ1 is received, execution starts and the BIU 130
7 to issue one read cycle. Next, when the read cycle is completed, the sequencer 1304 checks the BUSY signal 1309 and
If BUSY=1, it is assumed that the execution of the coprocessor 1201 has not been completed and the program enters a wait state until BUSY=0. Upon detecting BUSY=0, sequencer 1304 completes execution of the instruction.
第15図bは命令バイトD1に対するCPU1
200の実行シーケンスである。CPU1200
は命令デコーダ1303により命令バイトD1を
デコードすると、シーケンサ1304に対し
SEQ2の指定を行う。シーケンサ1304は
SEQ2のシーケンス指定を受けると、実行を開
始し、BUSY信号1309を調べ、BUSY=1
ならばコプロセツサ1201の実行が完了してい
ないとして、BUSY=0になるまで待ち状態に
入る。BUSY=0を検出すると、制御信号線群
1308によつてBIU1307に対し、1回のラ
イトサイクルの発行を指令する。次に、シーケン
サ1304はライトサイクルが完了すると、命令
の実行を完了する。 Figure 15b shows CPU1 for instruction byte D1.
200 execution sequences. CPU1200
When the instruction byte D1 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ2. The sequencer 1304
When the sequence specification of SEQ2 is received, execution starts, checks the BUSY signal 1309, and BUSY=1
If so, it is assumed that the execution of the coprocessor 1201 is not completed, and the process enters a waiting state until BUSY=0. When BUSY=0 is detected, the control signal line group 1308 instructs the BIU 1307 to issue one write cycle. Sequencer 1304 then completes execution of the instruction upon completion of the write cycle.
第15図cは命令バイトD2に対するCPU1
200の実行シーケンスである。CPU1200
は命令デコーダ1303により命令バイトD2を
デコードすると、シーケンサ1304に対し
SEQ3の指定を行う。シーケンサ1304は
SEQ3のシーケンス指定を受けると、実行を開
始し、制御信号線群1308によつてBIU130
7に対し、2回のリードサイクルの発行を指令す
る。次に、シーケンサ1304は2回目のリード
サイクルが完了すると、BUSY信号1309を
調べ、BUSY=1ならばコプロセツサ1201
の実行が完了していないとしてBUSY=0にな
るまで待ち状態に入る。BUSY=0を検出する
と、シーケンサ1304は命令の実行を完了す
る。 Figure 15c shows CPU1 for instruction byte D2.
200 execution sequences. CPU1200
When the instruction byte D2 is decoded by the instruction decoder 1303, it is sent to the sequencer 1304.
Specify SEQ3. The sequencer 1304
When the sequence designation of SEQ3 is received, execution starts and the BIU 130
7 to issue two read cycles. Next, when the second read cycle is completed, the sequencer 1304 checks the BUSY signal 1309, and if BUSY=1, the coprocessor 1201
Assuming that the execution of has not been completed, it enters a waiting state until BUSY=0. Upon detecting BUSY=0, sequencer 1304 completes execution of the instruction.
第15図dは命令バイトD3に対するCPU1
200の実行シーケンスである。CPU1200
は命令デコーダ1303により命令バイトD3を
デコードすると、シーケンサ1304に対し
SEQ4の指定を行う。シーケンサ1304は
SEQ4のシーケンス指定を受けると、実行を開
始し、BUSY信号1309を調べ、BUSY=1
ならばコプロセツサ1201の実行が完了してい
ないとしてBUSY=0になるまで待ち状態に入
る。BUSY=0を検出すると、制御信号線群1
308によつてBIU1307に対し、2回のライ
トサイクルの発行を指令する。次に、シーケンサ
1304は2回目のライトサイクルが完了する
と、命令の実行を完了する。 Figure 15d shows CPU1 for instruction byte D3.
200 execution sequences. CPU1200
When the instruction decoder 1303 decodes the instruction byte D3, it is sent to the sequencer 1304.
Specify SEQ4. The sequencer 1304
When the sequence specification of SEQ4 is received, execution starts, checks the BUSY signal 1309, and BUSY=1
If so, it is assumed that the coprocessor 1201 has not completed its execution and enters a waiting state until BUSY=0. When BUSY=0 is detected, control signal line group 1
308 instructs the BIU 1307 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 1304 completes execution of the instruction.
このように、種類が異なる複数のコプロセツサ
を接続可能なCPUは夫々のコプロセツサに対し
コードが異なる複数の命令バイトを割り当てる必
要があつた。 In this way, a CPU that can connect multiple coprocessors of different types has had to allocate multiple instruction bytes with different codes to each coprocessor.
[発明が解決しようとする問題点]
しかしながら、上述した従来のシステムにおけ
るコプロセツサ接続方式では、種類が異なる複数
のコプロセツサを接続する場合、夫々のコプロセ
ツサに対し専用の命令コードを割り当てる必要が
あり、このためプロセツサ自身の命令コードが削
減されるという問題点がある。[Problems to be Solved by the Invention] However, in the coprocessor connection method in the conventional system described above, when connecting multiple coprocessors of different types, it is necessary to assign a dedicated instruction code to each coprocessor. Therefore, there is a problem that the instruction code of the processor itself is reduced.
本発明はかかる問題点に鑑みてなされたもので
あつて、複数種類のコプロセツサに共通の唯一の
命令コードで異なる制御を行うことができ、プロ
セツサ自身の命令コードを削減することがないコ
プロセツサ制御方式を提供することを目的とす
る。 The present invention has been made in view of such problems, and is a coprocessor control method that allows different controls to be performed using a single common instruction code for multiple types of coprocessors, without reducing the processor's own instruction code. The purpose is to provide
[問題点を解決するための手段]
本発明に係るコプロセツサ制御方式は、プロセ
ツサの命令セツト中にコプロセツサに対する命令
として複数種類のコプロセツサに共通の単一の命
令コードを備え、前記プロセツサは、前記共通の
命令コードとコプロセツサの識別信号とをデコー
ドして、前記複数種類のコプロセツサのうちの1
つを選択的に制御することを特徴とする。[Means for Solving the Problems] A coprocessor control system according to the present invention includes a single instruction code common to a plurality of types of coprocessors as an instruction for the coprocessor in an instruction set of the processor, and the processor decodes the instruction code and coprocessor identification signal, and selects one of the plurality of types of coprocessors.
It is characterized by selectively controlling one of the two.
[作用]
本発明によれば、コプロセツサの特定はコプロ
セツサの識別信号により行い、複数のコプロセツ
サに対する命令としては一つの命令コードしか用
いていない。このため、プロセツサ自身の命令コ
ードがコプロセツサ制御のために大幅に削減され
るようなことがない。[Operation] According to the present invention, a coprocessor is identified using a coprocessor identification signal, and only one instruction code is used as an instruction for a plurality of coprocessors. Therefore, the instruction code of the processor itself is not significantly reduced for coprocessor control.
[実施例]
次に、本発明の実施例に係るコプロセツサ制御
方式ついて添付の図面を参照して説明する。[Embodiment] Next, a coprocessor control system according to an embodiment of the present invention will be described with reference to the accompanying drawings.
第1図乃至第3図は本発明の第1の実施例を示
す図である。 1 to 3 are diagrams showing a first embodiment of the present invention.
第1図において、CPU100は処理が異なる
2種類のコプロセツサ101を外部バス102を
介して接続可能であり、且つ、2種頼のコプロセ
ツサ101は同時には接続されない。更に、
CPU100には第3図の命令マツプに示すよう
に2種類のコプロセツサ101に対し、命令バイ
トD0のみが割り当てられており、その他の命令
バイトは全てCPU100自身の命令バイトであ
る。CPU100に第1のコプロセツサが接続さ
れた場合、CPU100は命令バイトD0をデコ
ードして前述した第15図aに示すSEQ1の処
理を行う。一方、CPU100に第2のコプロセ
ツサが接続された場合、CPU100は命令バイ
トD0をデコードして第15図bに示すSEQ2
の処理を行う。 In FIG. 1, a CPU 100 can connect two types of coprocessors 101 that perform different processing via an external bus 102, and the two types of coprocessors 101 are not connected at the same time. Furthermore,
As shown in the instruction map of FIG. 3, in the CPU 100, only the instruction byte D0 is allocated to two types of coprocessors 101, and all other instruction bytes are the instruction bytes of the CPU 100 itself. When the first coprocessor is connected to the CPU 100, the CPU 100 decodes the instruction byte D0 and performs the processing of SEQ1 shown in FIG. 15a described above. On the other hand, when a second coprocessor is connected to the CPU 100, the CPU 100 decodes the instruction byte D0 and executes SEQ2 as shown in FIG. 15b.
Process.
先ず、CPU100と第1のコプロセツサ10
1とを接続する場合、コプロセツサ識別信号線1
03を“1”に固定する。次に、CPU100が
第1のコプロセツサに対する命令バイトD0を外
部バス102より入力すると、入力された命令バ
イトD0は一旦命令バツフア202に蓄えられ、
更に命令デコーダ203に出力される。命令デコ
ーダ203は入力された命令バイトD0と、コプ
ロセツサ識別信号線103(=“1”)とをデコー
ドし、シーケンサ204に対しシーケンス指定信
号線群205によつてSEQ1のシーケンス指定
を行う。シーケンサ204はシーケンス指定信号
線群205の指定に従い、第15図aに示す処理
を行う。つまり、制御信号線群208によつて
BIU207に対し、1回のリードサイクルの発行
を指令する。次に、シーケンサ204はリードサ
イクルが完了すると、BUSY信号209を調べ、
BUSY=1ならばコプロセツサ101の実行が
完了していないとしてBUSY=0になるまで待
ち状態に入る。BUSY=0を検出すると、シー
ケンサ204は命令の実行を完了する。 First, the CPU 100 and the first coprocessor 10
1, coprocessor identification signal line 1
03 is fixed to "1". Next, when the CPU 100 inputs an instruction byte D0 for the first coprocessor from the external bus 102, the input instruction byte D0 is temporarily stored in the instruction buffer 202.
Furthermore, it is output to the instruction decoder 203. The instruction decoder 203 decodes the input instruction byte D0 and the coprocessor identification signal line 103 (="1"), and specifies the sequence SEQ1 to the sequencer 204 via the sequence specifying signal line group 205. The sequencer 204 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 205. In other words, the control signal line group 208
Commands the BIU 207 to issue one read cycle. Next, when the read cycle is completed, the sequencer 204 checks the BUSY signal 209 and
If BUSY=1, it is assumed that the execution of the coprocessor 101 has not been completed and the program enters a wait state until BUSY=0. Upon detecting BUSY=0, sequencer 204 completes execution of the instruction.
次に、CPU100と第2のコプロセツサ10
1とを接続する場合、コプロセツサ識別信号線1
03を“0”に固定する。次に、CPU100が
第2のコプロセツサに対する命令バイトD0を外
部バス102より入力すると、入力された命令バ
イトD0は一旦命令バツフア202に蓄えられ、
更に、命令デコーダ203に出力される。命令デ
コーダ203は入力された命令バイトD0と、コ
プロセツサ識別信号線103(=“0”)とをデコ
ードし、シーケンサ204に対しシーケンス指定
信号線群205によつてSEQ2のシーケンス指
定を行う。シーケンサ204はシーケンス指定信
号線群205の指定に従い、第15図bに示す処
理を行う。つまり、BUSY信号209を調べ、
BUSY=1ならばコプロセツサ101の実行が
完了していないとしてBUSY=0になるまで待
ち状態に入る。BUSY=0を検出すると、制御
信号線群208によつてBIU207に対し、1回
のライトサイクルの発行を指令する。次に、シー
ケンサ204はライトサイクルが完了すると、命
令の実行を完了する。 Next, the CPU 100 and the second coprocessor 10
1, coprocessor identification signal line 1
03 is fixed to "0". Next, when the CPU 100 inputs an instruction byte D0 for the second coprocessor from the external bus 102, the input instruction byte D0 is temporarily stored in the instruction buffer 202.
Furthermore, it is output to the instruction decoder 203. The instruction decoder 203 decodes the input instruction byte D0 and the coprocessor identification signal line 103 (="0"), and specifies the sequence SEQ2 to the sequencer 204 via the sequence specifying signal line group 205. The sequencer 204 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 205. In other words, check the BUSY signal 209,
If BUSY=1, it is assumed that the execution of the coprocessor 101 has not been completed and the program enters a waiting state until BUSY=0. When BUSY=0 is detected, the control signal line group 208 instructs the BIU 207 to issue one write cycle. Sequencer 204 then completes execution of the instruction upon completion of the write cycle.
上述したように、第1の実施例では命令デコー
ダ203で単一の命令バイトD0と、コプロセツ
サ識別信号線103とを同時にデコードすること
により、単一の命令バイトで2種類のコプロセツ
サに対する制御を変えることができる。 As described above, in the first embodiment, the single instruction byte D0 and the coprocessor identification signal line 103 are simultaneously decoded by the instruction decoder 203, thereby changing control over two types of coprocessors with a single instruction byte. be able to.
第4図及び第5図は本発明の第2の実施例を示
す図である。 FIGS. 4 and 5 are diagrams showing a second embodiment of the present invention.
第4図において、CPU400は処理が異なる
4種類のコプロセツサ401を接続可能であり、
且つ、4種類のコプロセツサ401は同時には接
続されない。更に、CPU400は第3図の命令
マツプに示したように4種類のコプロセツサ40
1に対し、命令バイトD0のみが割り当てられて
おり、その他の命令バイトは全てCPU400自
身の命令バイトである。CPU400に第1のコ
プロセツサが接続された場合、CPU400は命
令バイトD0をデコードして第15図aに示す
SEQ1の処理を行う。CPU200に第2のコプ
ロセツサが接続された場合、CPU400は命令
バイトD0をデコードして第15図cに示す
SEQ2の処理を行う。CPU400に第3のコプ
ロセツサが接続された場合、CPU400は命令
バイトD0をデコードして第15図cに示す
SEQ3の処理を行う。CPU400に第4のコプ
ロセツサが接続された場合、CPU400は命令
バイトD0をデコードして第15図dに示す
SEQ4の処理を行う。 In FIG. 4, a CPU 400 can connect four types of coprocessors 401 with different processing,
Moreover, the four types of coprocessors 401 are not connected at the same time. Furthermore, the CPU 400 has four types of coprocessors 40 as shown in the instruction map in FIG.
1, only instruction byte D0 is allocated, and all other instruction bytes are instruction bytes of the CPU 400 itself. When the first coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15a.
Process SEQ1. When a second coprocessor is connected to CPU 200, CPU 400 decodes the instruction byte D0 as shown in FIG. 15c.
Process SEQ2. When a third coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15c.
Process SEQ3. When a fourth coprocessor is connected to the CPU 400, the CPU 400 decodes the instruction byte D0 as shown in FIG. 15d.
Process SEQ4.
先ず、CPU400と第1のコプロセツサ40
1とを接続する場合、コプロセツサ識別信号線4
03を“1”に、コプロセツサ識別信号線404
を“1”に固定する。次に、CPU400が第1
のコプロセツサに対する命令バイトD0を外部バ
ス402より入力すると、入力された命令バイト
D0は一旦命令バツフア502に蓄えられ、更
に、命令デコーダ503に出力される。命令デコ
ーダ503は入力された命令バイトD0と、コプ
ロセツサ識別信号線403,404(=“1”、
“1”)とをデコードし、シーケンサ504に対し
シーケンス指定信号線群505によつてSEQ1
のシーケンス指定を行う。シーケンサ504はシ
ーケンス指定信号線群505の指定に従い、第1
5図aに示す処理を行う。つまり、制御信号線群
508によつてBIU507に対し、1回のリード
サイクルの発行を指令する。次に、シーケンサ5
04はリードサイクルが完了すると、BUSY信
号509を調べ、BUSY=1ならばコプロセツ
サ401の実行が完了していないとしてBUSY
=0になるまで待ち状態に入る。BUSY=0を
検出すると、シーケンサ504は命令の実行を完
了する。 First, the CPU 400 and the first coprocessor 40
1, coprocessor identification signal line 4
03 to “1”, coprocessor identification signal line 404
is fixed to “1”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="1",
“1”) is decoded and sent to the sequencer 504 by the sequence designation signal line group 505.
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
The process shown in Figure 5a is performed. That is, the control signal line group 508 instructs the BIU 507 to issue one read cycle. Next, sequencer 5
04 checks the BUSY signal 509 when the read cycle is completed, and if BUSY = 1, it assumes that the execution of the coprocessor 401 has not been completed and outputs BUSY.
It enters a waiting state until =0. Upon detecting BUSY=0, sequencer 504 completes execution of the instruction.
次に、CPU400と第2のコプロセツサ40
1とを接続する場合、コプロセツサ識別信号線4
03は“0”に、コプロセツサ識別信号線404
は“1”に固定する。次に、CPU400が第2
のコプロセツサに対する命令バイトD0を外部バ
ス402より入力すると、入力された命令バイト
D0は一旦命令バツフア502に蓄えられ、更
に、命令デコーダ503に出力される。命令デコ
ーダ503は入力された命令バイトD0と、コプ
ロセツサ識別信号線403,404(=“0”、
“1”)とをデコードし、シーケンサ504に対し
シーケンス指定信号線群505によつてSEQ2
のシーケンス指定を行う。シーケンサ504はシ
ーケンス指定信号線群505の指定に従い、第1
5図bに示す処理を行う。つまり、BUSY信号
509を調べ、BUSY=1ならばコプロセツサ
401の実行が完了していないとしてBUSY=
0になるまで待ち状態に入る。BUSY=0を検
出すると、制御信号線群508によつてBIU50
7に対し、1回のライトサイクルの発行を指令す
る。次に、シーケンサ504はライトサイクルが
完了すると、命令の実行を完了する。 Next, the CPU 400 and the second coprocessor 40
1, coprocessor identification signal line 4
03 is “0”, coprocessor identification signal line 404
is fixed to “1”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="0",
“1”) is decoded, and the SEQ2
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
5. Perform the process shown in Figure b. In other words, check the BUSY signal 509, and if BUSY=1, it is assumed that the execution of the coprocessor 401 has not been completed, and BUSY=1.
It enters a wait state until it reaches 0. When BUSY=0 is detected, the control signal line group 508 controls the BIU50.
7 to issue one write cycle. Sequencer 504 then completes execution of the instruction upon completion of the write cycle.
次に、CPU400と第3のコプロセツサ40
1とを接続する場合、コプロセツサ識別信号線4
03を“1”に、コプロセツサ識別信号線404
を“0”に固定する。次に、CPU400が第3
のコプロセツサに対する命令バイトD0を外部バ
ス402より入力すると、入力された命令バイト
D0は一旦命令バツフア502に蓄えられ、更
に、命令デコーダ503に出力される。命令デコ
ーダ503は入力された命令バイトD0と、コプ
ロセツサ識別信号線403,404(=“1”、
“0”)とをデコードし、シーケンサ504に対し
シーケンス指定信号線群505によつてSEQ3
のシーケンス指定を行う。シーケンサ504はシ
ーケンス指定信号線群505の指定に従い、第1
5図cに示す処理を行う。つまり、制御信号線群
508によつてBIU507に対し、2回のリード
サイクルの発行を指令する。次に、シーケンサ5
04は2回目のリードサイクルが完了すると、
BUSY信号509を調べ、BUSY=1ならばコ
プロセツサ401の実行が完了していないとして
BUSY=0になるまで待ち状態に入る。BUSY
=0を検出すると、シーケンサ504は命令の実
行を完了する。 Next, the CPU 400 and the third coprocessor 40
1, coprocessor identification signal line 4
03 to “1”, coprocessor identification signal line 404
is fixed to “0”. Next, CPU400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 502 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="1",
“0”) and sends SEQ3
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
The process shown in Figure 5c is performed. In other words, the control signal line group 508 instructs the BIU 507 to issue two read cycles. Next, sequencer 5
04, when the second read cycle is completed,
Check the BUSY signal 509, and if BUSY = 1, it is assumed that the execution of the coprocessor 401 has not been completed.
Enters wait state until BUSY=0. BUSY
=0, sequencer 504 completes execution of the instruction.
次に、CPU400と第4のコプロセツサ40
1とを接続する場合、コプロセツサ識別信号線4
03を“0”に、コプロセツサ識別信号線404
を“0”に固定する。次に、CPU400が第2
のコプロセツサに対する命令バイトD0を外部バ
ス402より入力すると、入力された命令バイト
D0は一旦命令バツフア402に蓄えられ、更
に、命令デコーダ503に出力される。命令デコ
ーダ503は入力された命令バイトD0と、コプ
ロセツサ識別信号線403,404(=“0”、
“0”)とをデコードし、シーケンサ504に対し
シーケンス指定信号線群505によつてSEQ4
のシーケンス指定を行う。シーケンサ504はシ
ーケンス指定信号線群505の指定に従い、第1
5図dに示す処理を行う。つまり、BUSY信号
509を調べ、BUSY=1ならばコプロセツサ
401の実行が完了していないとしてBUSY=
0になるまで待ち状態に入る。BUSY=0を検
出すると、制御信号線群508によつてBIU50
7に対し、2回のライトサイクルの発行を指令す
る。次に、シーケンサ504は2回目のライトサ
イクルが完了すると、命令の実行を完了する。 Next, the CPU 400 and the fourth coprocessor 40
1, coprocessor identification signal line 4
03 to “0”, coprocessor identification signal line 404
is fixed to “0”. Next, the CPU 400
When the instruction byte D0 for the coprocessor is input from the external bus 402, the input instruction byte D0 is temporarily stored in the instruction buffer 402 and further output to the instruction decoder 503. The instruction decoder 503 receives the input instruction byte D0 and the coprocessor identification signal lines 403 and 404 (="0",
“0”) is decoded, and the SEQ4
Specify the sequence. The sequencer 504 follows the designation of the sequence designation signal line group 505 to
5. Perform the process shown in Figure d. In other words, check the BUSY signal 509, and if BUSY=1, it is assumed that the execution of the coprocessor 401 has not been completed, and BUSY=1.
It enters a wait state until it reaches 0. When BUSY=0 is detected, the control signal line group 508 controls the BIU50.
7 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 504 completes execution of the instruction.
上述したように、第2の実施例においては、命
令デコーダ504で単一の命令バイトD0と、コ
プロセツサ識別信号線403,404とを同時に
デコードすることにより、単一の命令バイトで4
種類のコプロセツサに対する制御を変えることが
できる。 As described above, in the second embodiment, the instruction decoder 504 simultaneously decodes the single instruction byte D0 and the coprocessor identification signal lines 403 and 404, so that a single instruction byte can be used to
Control over different types of coprocessors can be varied.
第6図乃至第8図は本発明の第3の実施例を示
す図である。 6 to 8 are diagrams showing a third embodiment of the present invention.
第6図において、CPU600は処理が異なる
2種類のコプロセツサを接続可能であり、且つ2
種類のコプロセツサは同時には接続されない。更
に、CPU600は第3図の命令マツプに示した
ように、2種類のコプロセツサに対し、命令バイ
トD0のみが割り当てられており、その他の命令
バイトは全てCPU600自身の命令バイトであ
る。CPU600に第1のコプロセツサが接続さ
れた場合、CPU600は命令バイトD0をデコ
ードして第15図aに示すSEQ1の処理を行う。
一方、CPU600に第2のコプロセツサが接続
された場合、CPU600は命令バイトD0をデ
コードして第15図bに示すSEQ2の処理を行
う。 In FIG. 6, the CPU 600 can connect two types of coprocessors that perform different processes, and
Different types of coprocessors are not connected at the same time. Further, as shown in the instruction map of FIG. 3, the CPU 600 has only the instruction byte D0 assigned to two types of coprocessors, and all other instruction bytes are the instruction bytes of the CPU 600 itself. When the first coprocessor is connected to the CPU 600, the CPU 600 decodes the instruction byte D0 and processes SEQ1 shown in FIG. 15a.
On the other hand, when a second coprocessor is connected to the CPU 600, the CPU 600 decodes the instruction byte D0 and processes SEQ2 shown in FIG. 15b.
603はロウアクテイブ入力の第1のコプロセ
ツサ制御信号線であり、リセツト時はハイレベル
“1”になつている。711はリセツト信号であ
る。 Reference numeral 603 designates a first coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. 711 is a reset signal.
先ず、CPU600と第1のコプロセツサ60
1とを接続する場合、第1のコプロセツサ制御信
号線603を第1のコプロセツサに接続する。コ
プロセツサ識別部710は第1のコプロセツサ制
御信号線603と、リセツト信号711とを入力
し、第8図aに示すようにリセツト信号711の
立下がりエツジでコプロセツサ制御信号603
(=“1”)をラツチし、コプロセツサ識別信号線
712に出力する。次に、CPU600が第1の
コプロセツサに対する命令バイトD0を外部バス
602より入力すると、入力された命令バイトD
0は一旦命令バツフア702に蓄えられ、更に、
命令デコーダ703に出力される。命令デコーダ
703は入力された命令バイトD0と、コプロセ
ツサ識別信号線712(=“1”)とをデコード
し、シーケンサ704に対しシーケンス指定信号
線群705によつてSEQ1のシーケンス指定を
行う。シーケンサ704はシーケンス指定信号線
群705の指定に従い、第15図aに示す処理を
行う。つまり、制御信号線群708によつてBIU
707に対し、1回のリードサイクルの発行を指
令する。次に、シーケンサ704はリードサイク
ルが完了すると、BUSY信号709を調べ、
BUSY=1ならばコプロセツサ601の実行が
完了していないとしてBUSY=0になるまで待
ち状態に入る。BUSY=0を検出すると、シー
ケンサ704は命令の実行を完了する。 First, the CPU 600 and the first coprocessor 60
1, the first coprocessor control signal line 603 is connected to the first coprocessor. The coprocessor identification section 710 inputs the first coprocessor control signal line 603 and the reset signal 711, and as shown in FIG.
(="1") and outputs it to the coprocessor identification signal line 712. Next, when the CPU 600 inputs the instruction byte D0 for the first coprocessor from the external bus 602, the input instruction byte D0 is input to the first coprocessor.
0 is temporarily stored in the command buffer 702, and
It is output to the instruction decoder 703. The instruction decoder 703 decodes the input instruction byte D0 and the coprocessor identification signal line 712 (="1"), and specifies the sequence SEQ1 to the sequencer 704 via the sequence specifying signal line group 705. The sequencer 704 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 705. In other words, the control signal line group 708 allows the BIU
707 to issue one read cycle. Next, when the read cycle is completed, the sequencer 704 checks the BUSY signal 709 and
If BUSY=1, it is assumed that the execution of the coprocessor 601 has not been completed and the program enters a waiting state until BUSY=0. Upon detecting BUSY=0, sequencer 704 completes execution of the instruction.
次に、CPU600と第2のコプロセツサ60
1とを接続する場合、第1のコプロセツサ制御信
号線603は“0”に固定しておく。コプロセツ
サ識別部710は第8図bに示すようにリセツト
信号711の立下がりエツジでコプロセツサ制御
信号603(=“0”)をラツチし、コプロセツサ
識別信号線712に出力する。次に、CPU60
0が第2のコプロセツサに対する命令バイトD0
を外部バス602より入力すると、入力された命
令バイトD0は一旦命令バツフア702に蓄えら
れ、更に、命令デコーダ703に出力される。命
令デコーダ703は入力された命令バイトD0
と、コプロセツサ識別信号線712(=“0”)と
をデコードし、シーケンサ704に対しシーケン
ス指定信号線群705によつてSEQ2のシーケ
ンス指定を行う。シーケンサ704はシーケンス
指定信号線群705の指定に従い、第15図bに
示す処理を行う。つまり、BUSY信号709を
調べ、BUSY=1ならばコプロセツサ601の
実行が完了していないとしてBUSY=0となる
まで待ち状態に入る。BUSY=0を検出すると、
制御信号線群708によつてBIU707に対し、
1回のライトサイクルの発行を指令する。次に、
シーケンサ704はライトサイクルが完了する
と、命令の実行を完了する。 Next, the CPU 600 and the second coprocessor 60
1, the first coprocessor control signal line 603 is fixed at "0". As shown in FIG. 8B, the coprocessor identification section 710 latches the coprocessor control signal 603 (="0") at the falling edge of the reset signal 711 and outputs it to the coprocessor identification signal line 712. Next, CPU60
0 is the instruction byte D0 for the second coprocessor
When input from the external bus 602, the input instruction byte D0 is temporarily stored in the instruction buffer 702 and further output to the instruction decoder 703. The instruction decoder 703 receives the input instruction byte D0.
and a coprocessor identification signal line 712 (="0"), and specifies the sequence SEQ2 to the sequencer 704 via a sequence specifying signal line group 705. The sequencer 704 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 705. That is, the BUSY signal 709 is checked, and if BUSY=1, it is assumed that the execution of the coprocessor 601 has not been completed, and the program enters a wait state until BUSY=0. When BUSY=0 is detected,
To the BIU 707 by the control signal line group 708,
Commands the issuance of one write cycle. next,
Sequencer 704 completes instruction execution upon completion of the write cycle.
上述したように、この第3の実施例においては
コプロセツサ制御信号603をリセツト信号71
1でラツチしてコプロセツサ識別信号712を生
成し、命令デコーダ704で単一の命令バイトD
0と、上記コプロセツサ識別信号線712とを同
時にデコードすることにより、単一の命令バイト
で2種類のコプロセツサに対する制御を変えると
ができる。 As mentioned above, in this third embodiment, the coprocessor control signal 603 is reset to the reset signal 71.
1 to generate a coprocessor identification signal 712, and instruction decoder 704 outputs a single instruction byte D.
By simultaneously decoding 0 and the coprocessor identification signal line 712, control over two types of coprocessors can be changed with a single instruction byte.
第9図乃至第11図は本発明の第4の実施例を
示す図である。 FIGS. 9 to 11 are diagrams showing a fourth embodiment of the present invention.
第9図において、CPU900は処理が異なる
4種類のコプロセツサを接続可能であり、且つ4
種類のコプロセツサは同時には接続されない。更
に、CPU900は第3図の命令マツプに示した
ように4種類のコプロセツサに対し、命令バイト
D0のみが割り当てられており、その他の命令バ
イトは全てCPU900自身の命令バイトである。
CPU900に第1のコプロセツサが接続された
場合、CPU900は命令バイトD0をデコード
して第15図aに示すSEQ1の処理を行う。
CPU900に第2のコプロセツサが接続された
場合、CPU900は命令バイトD0をデコード
して第15図bに示すSEQ2の処理を行う。
CPU900に第3のコプロセツサが接続された
場合、CPU900は命令バイトD0をデコード
して第15図cに示すSEQ3の処理を行う。
CPU900に第4のコプロセツサが接続された
場合、CPU900は命令バイトD0をデコード
して第15図dに示すSEQ4の処理を行う。 In FIG. 9, a CPU 900 can connect four types of coprocessors that perform different processes, and
Different types of coprocessors are not connected at the same time. Furthermore, as shown in the instruction map of FIG. 3, the CPU 900 has only the instruction byte D0 assigned to four types of coprocessors, and all other instruction bytes are the instruction bytes of the CPU 900 itself.
When the first coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ1 shown in FIG. 15a.
When a second coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ2 shown in FIG. 15b.
When a third coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ3 shown in FIG. 15c.
When a fourth coprocessor is connected to CPU 900, CPU 900 decodes instruction byte D0 and processes SEQ4 shown in FIG. 15d.
903はロウアクテイブ入力の第1のコプロセ
ツサ制御信号線であり、リセツト時はハイレベル
“1”になつている。904はロウアクテイブ入
力の第2のコプロセツサ制御信号線であり、リセ
ツト時はハイレベル“1”になつている。なお、
1011はリセツト信号である。 Reference numeral 903 is a first coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. Reference numeral 904 is a second coprocessor control signal line for low active input, which is at a high level "1" at the time of reset. In addition,
1011 is a reset signal.
先ず、CPU900と第1のコプロセツサ90
1とを接続する場合、第1のコプロセツサ制御信
号線903を第1のコプロセツサに接続し、第2
のコプロセツサ制御信号線904を“1”に固定
する。コプロセツサ識別部1010は第1のコプ
ロセツサ制御信号線903と、第2のコプロセツ
サ制御信号線904と、リセツト信号1011と
を入力し、第11図aに示すように、リセツト信
号1011の立下がりエツジで第1のコプロセツ
サ制御信号903(=“1”及び第2のコプロセ
ツサ制御信号904(=“1”)をラツチし、夫々
コプロセツサ識別信号線1012,1013に出
力する。 First, the CPU 900 and the first coprocessor 90
1, the first coprocessor control signal line 903 is connected to the first coprocessor, and the second
The coprocessor control signal line 904 is fixed at "1". The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and as shown in FIG. The first coprocessor control signal 903 (="1") and the second coprocessor control signal 904 (="1") are latched and output to coprocessor identification signal lines 1012 and 1013, respectively.
次に、CPU900が第1のコプロセツサに対
する命令バイトD0を外部バス902より入力す
ると、入力された命令バイトD0は一旦命令バツ
フア1002に蓄えられ、更に、命令デコーダ1
003に出力される。命令デコーダ1003は入
力された命令バイトD0と、コプロセツサ識別信
号線1012,1013(=“1”、“1”)とをデ
コードし、シーケンサ1004に対しシーケンス
指定信号線群1005によつてSEQ1のシーケ
ンス指定を行う。シーケンサ1004はシーケン
ス指定信号線群1005の指定に従い、第15図
aに示す処理を行う。つまり、制御信号線群10
08によつてBIU1007に対し、1回のリード
サイクルの発行を指令する。次に、シーケンサ1
004はリードサイクルが完了すると、BUSY
信号1009を調べ、BUSY=1ならばコプロ
セツサ901の実行が完了していないとして、
BUSY=0になるまで待ち状態に入る。BUSY
=0を検出すると、シーケンサ1004は命令の
実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the first coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="1", "1"), and sends the sequence SEQ1 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15a in accordance with the designation of the sequence designation signal line group 1005. In other words, the control signal line group 10
08 instructs the BIU 1007 to issue one read cycle. Next, sequencer 1
004 becomes BUSY when the read cycle is completed.
Check the signal 1009, and if BUSY=1, it is assumed that the execution of the coprocessor 901 has not been completed.
Enters wait state until BUSY=0. BUSY
=0, sequencer 1004 completes execution of the instruction.
次に、CPU900と第2のコプロセツサ90
1と接続する場合、第1のコプロセツサ制御信号
線903を“0”に固定し、第2のコプロセツサ
制御信号線904を第2のコプロセツサに接続す
る。コプロセツサ識別部1010は第1のコプロ
セツサ制御信号線903と、第2のコプロセツサ
制御信号線904と、リセツト信号1011とを
入力し、第11図bに示すように、リセツト信号
1011の立下がりエツジで第1のコプロセツサ
制御信号903(=“0”)及び第2のコプロセツ
サ制御信号904(=“1”)をラツチし、夫々コ
プロセツサ識別信号線1012,1013に出力
する。 Next, the CPU 900 and the second coprocessor 90
1, the first coprocessor control signal line 903 is fixed to "0" and the second coprocessor control signal line 904 is connected to the second coprocessor. The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and as shown in FIG. The first coprocessor control signal 903 (="0") and the second coprocessor control signal 904 (="1") are latched and output to coprocessor identification signal lines 1012 and 1013, respectively.
次に、CPU900が第2のコプロセツサに対
する命令バイトD0を外部バス902より入力す
ると、入力された命令バイトD0は一旦命令バツ
フア1002に蓄えられ、更に、命令デコーダ1
003に出力される。命令デコーダ1003は入
力された命令バイトD0と、コプロセツサ識別信
号線1012,1013(=“0”、“1”)とをデ
コードし、シーケンサ1004に対しシーケンス
指定信号線群1005によつてSEQ1のシーケ
ンス指定を行う。シーケンサ1004はシーケン
ス指定信号線群1005の指定に従い、第15図
bに示す処理を行う。つまり、BUSY信号10
09を調べ、BUSY=1ならばコプロセツサ9
01の実行が完了していないとしてBUSY=0
になるまで待ち状態に入る。BUSY=0を検出
すると、制御信号線群1008によつてBIU10
07に対し、1回のライトサイクルの発行を指令
する。次に、シーケンサ1004はライトサイク
ルが完了すると、命令の実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the second coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="0", "1"), and sends the sequence SEQ1 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15b in accordance with the designation of the sequence designation signal line group 1005. In other words, BUSY signal 10
Check 09, and if BUSY=1, coprocessor 9
BUSY=0 as execution of 01 is not completed
It enters a waiting state until When BUSY=0 is detected, the control signal line group 1008 causes the BIU10
07 to issue one write cycle. Sequencer 1004 then completes instruction execution upon completion of the write cycle.
次に、CPU900と第3のコプロセツサ90
1とを接続する場合、第1のコプロセツサ制御信
号線903は“1”を固定し、第2のコプロセツ
サ制御信号線904を“0”に固定する。コプロ
セツサ識別部1010は第1のコプロセツサ制御
信号線903と、第2のコプロセツサ制御信号線
904と、リセツト信号1011とを入力し、第
11図cに示すようにリセツト信号1011の立
下がりエツジで第1のコプロセツサ制御信号90
3(“=1”)及び第2のコプロセツサ制御信号9
04(“=0”)をラツチし、夫々コプロセツサ識
別信号線1012,1013に出力する。 Next, the CPU 900 and the third coprocessor 90
1, the first coprocessor control signal line 903 is fixed at "1" and the second coprocessor control signal line 904 is fixed at "0". The coprocessor identification unit 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and selects the first coprocessor at the falling edge of the reset signal 1011 as shown in FIG. 11c. 1 coprocessor control signal 90
3 (“=1”) and the second coprocessor control signal 9
04 (“=0”) and output to coprocessor identification signal lines 1012 and 1013, respectively.
次に、CPU900が第3のコプロセツサに対
する命令バイトD0を外部バス902より入力す
ると、入力された命令バイトD0は一旦命令バツ
フア1002に蓄えられ、更に、命令デコーダ1
003に出力される。命令デコーダ1003は入
力された命令バイトD0と、コプロセツサ識別信
号線1012,1013(=“1”、“0”)とをデ
コードし、シーケンサ1004に対しシーケンス
指定信号線群1005によつてSEQ3のシーケ
ンス指定を行う。シーケンサ1004はシーケン
ス指定信号線群1005の指定に従い、第15図
cに示す処理を行う。つまり、制御信号線群10
08によつてBIU1007に対し、2回のリード
サイクルの発行を指令する。次に、シーケンサ1
004は2回目のリードサイクルが完了すると、
BUSY信号1009を調べ、BUSY=1ならば
コプロセツサ901の実行が完了していないとし
て、BUSY=0になるまで待ち状態に入る。
BUSY=0を検出すると、シーケンサ1004
は命令の実行を完了する。 Next, when the CPU 900 inputs the instruction byte D0 for the third coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="1", "0"), and sends the sequence SEQ3 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15c in accordance with the designation of the sequence designation signal line group 1005. In other words, the control signal line group 10
08 instructs the BIU 1007 to issue two read cycles. Next, sequencer 1
004 completes the second read cycle,
The BUSY signal 1009 is checked, and if BUSY=1, it is assumed that the execution of the coprocessor 901 has not been completed, and the program enters a wait state until BUSY=0.
When BUSY=0 is detected, the sequencer 1004
completes the execution of the instruction.
次に、CPU900と第4のコプロセツサ90
1とを接続する場合、第1のコプロセツサ制御信
号線903を“0”に固定し、第2のコプロセツ
サ制御信号線904を“0”に固定する。コプロ
セツサ識別部1010は第1のコプロセツサ制御
信号線903と、第2のコプロセツサ制御信号線
904と、リセツト信号1011とを入力し、第
11図dに示すようにリセツト信号1011の立
上がりエツジで第1のコプロセツサ制御信号90
3(=“0”)及び第2のコプロセツサ制御信号9
04(=“0”)をラツチし、夫々コプロセツサ識
別信号線1012,1013に出力する。 Next, the CPU 900 and the fourth coprocessor 90
1, the first coprocessor control signal line 903 is fixed to "0" and the second coprocessor control signal line 904 is fixed to "0". The coprocessor identification section 1010 inputs the first coprocessor control signal line 903, the second coprocessor control signal line 904, and the reset signal 1011, and selects the first coprocessor at the rising edge of the reset signal 1011 as shown in FIG. 11d. coprocessor control signal 90
3 (="0") and second coprocessor control signal 9
04 (="0") and output to coprocessor identification signal lines 1012 and 1013, respectively.
次に、CPU900が第2のコプロセツサに対
する命令バイトD0を外部バス902より入力す
ると、入力された命令バイトD0は一旦命令バツ
フア1002に蓄えられ、更に、命令デコーダ1
003に出力される。命令デコーダ1003は入
力された命令バイトD0と、コプロセツサ識別信
号線1012,1013(=“0”、“0”)とをデ
コードし、シーケンサ1004に対しシーケンス
指定信号線群1005によつてSEQ4のシーケ
ンス指定を行う。シーケンサ1004はシーケン
ス指定信号線群1005の指定に従い、第15図
dに示す処理を行う。つまり、BUSY信号10
09を調べ、BUSY=1ならばコプロセツサ9
01の実行が完了していないとしてBUSY=0
になるまで待ち状態に入る。BUSY=0を検出
すると、制御信号線群1008によつてBIU10
07に対し、2回のライトサイクルの発行を指令
する。次に、シーケンサ1004は2回目のライ
トサイクルが完了すると、命令の実行を完了す
る。 Next, when the CPU 900 inputs the instruction byte D0 for the second coprocessor from the external bus 902, the input instruction byte D0 is temporarily stored in the instruction buffer 1002, and then the instruction decoder 1
It is output to 003. The instruction decoder 1003 decodes the input instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 (="0", "0"), and sends the sequence SEQ4 to the sequencer 1004 via the sequence designation signal line group 1005. Specify. The sequencer 1004 performs the processing shown in FIG. 15d in accordance with the designation of the sequence designation signal line group 1005. In other words, BUSY signal 10
Check 09, and if BUSY=1, coprocessor 9
BUSY=0 as execution of 01 is not completed
It enters a waiting state until When BUSY=0 is detected, the control signal line group 1008 causes the BIU10
07 to issue two write cycles. Next, upon completion of the second write cycle, sequencer 1004 completes execution of the instruction.
上述したように、第4の実施例においては、コ
プロセツサ制御信号903,904をリセツト信
号1011でラツチしてコプロセツサ識別信号1
012,1013を生成し、命令デコーダ100
4で単一の命令バイトD0と、上記コプロセツサ
識別信号線1012,1013とを同時にデコー
ドすることにより、単一の命令バイトで4種類の
コプロセツサに対する制御を変えることができ
る。 As described above, in the fourth embodiment, the coprocessor control signals 903 and 904 are latched by the reset signal 1011, and the coprocessor identification signal 1 is
012, 1013, and the instruction decoder 100
By simultaneously decoding a single instruction byte D0 and the coprocessor identification signal lines 1012 and 1013 in step 4, control over four types of coprocessors can be changed with a single instruction byte.
なお、上記第3、第4の実施例によれば、コプ
ロセツサから入力する既存の制御信号線をコプロ
セツサ識別に用いることにより、コプロセツサを
識別するための入力端子を特別に設ける必要がな
く、端子数を削減することができるという効果が
ある。 According to the third and fourth embodiments, by using the existing control signal line input from the coprocessor to identify the coprocessor, there is no need to provide a special input terminal for identifying the coprocessor, and the number of terminals can be reduced. This has the effect of reducing the
[発明の効果]
以上説明したように本発明は、複数の種類が異
なるコプロセツサを接続可能で、且つ前記複数の
コプロセツサは同時に接続されることがないマイ
クロプロセツサにおいて、接続されているコプロ
セツサの識別信号と命令コードとを同時にデコー
ドするので、コプロセツサに対する命令コードを
削減することができ、その分プロセツサ自身の命
令バイトに割り当てることができるという効果が
ある。[Effects of the Invention] As explained above, the present invention provides a method for identifying connected coprocessors in a microprocessor to which a plurality of different types of coprocessors can be connected, and the plurality of coprocessors are not connected at the same time. Since signals and instruction codes are decoded simultaneously, the number of instruction codes for the coprocessor can be reduced, which can be allocated to the processor's own instruction bytes.
第1図乃至第3図は本発明の第1の実施例を説
明するための図であつて、第1図はシステムブロ
ツク図、第2図はCPU内部ブロツク図、第3図
は命令マツプ図、第4図及び第5図は本発明の第
2の実施例を説明するための図であつて、第4図
はシステムブロツク図、第5図はCPU内部ブロ
ツク図、第6図、第7図及び第8図a,bは本発
明の第3の実施例を説明するための図であつて、
第6図はシステムブロツク図、第7図はCPU内
部ブロツク図、第8図a,bは動作タイミング
図、第9図、第10図、第11図a乃至dは本発
明の第4の実施例を説明するための図であつて、
第9図はシステムブロツク図、第10図はCPU
内部ブロツク図、第11図a乃至dは動作タイミ
ング図、第12図乃至第14図は従来のコプロセ
ツサ制御方式を説明するための図であつて、第1
2図はシステムブロツク図、第13図はCPU内
部ブロツク図、第14図は命令マツプ図、第15
図aは第1のコプロセツサに対するSEQ1シー
ケンスのフローチヤート図、第15図bは第2の
コプロセツサに対するSEQ2のシーケンスのフ
ローチヤート図、第15図cは第3のコプロセツ
サに対するSEQ3シーケンスのフローチヤート
図、第15図dは第4のコプロセツサに対する
SEQ4シーケンスのフローチヤート図である。
100,400,600,900,1200;
CPU、101,401,601,901,12
01;コプロセツサ、102,402,602,
902,1202;外部バス、202,502,
702,1002,1302;命令バツフア、2
03,503,703,1003,1303;命
令デコーダ、204,504,704,100
4,1304;シーケンサ、206,506,7
06,1006,1306;実行制御部
(EXU)、207,507,707,1007,
1307;バスサイクル制御部(BIU)、710,
1010;コプロセツサ識別部。
1 to 3 are diagrams for explaining the first embodiment of the present invention, in which FIG. 1 is a system block diagram, FIG. 2 is a CPU internal block diagram, and FIG. 3 is an instruction map diagram. , 4 and 5 are diagrams for explaining the second embodiment of the present invention, in which FIG. 4 is a system block diagram, FIG. 5 is a CPU internal block diagram, and FIGS. Figures 8a and 8b are diagrams for explaining the third embodiment of the present invention,
FIG. 6 is a system block diagram, FIG. 7 is an internal block diagram of the CPU, FIGS. 8a and 8b are operation timing diagrams, and FIGS. A diagram for explaining an example,
Figure 9 is the system block diagram, Figure 10 is the CPU
The internal block diagram, FIGS. 11a to 11d are operation timing diagrams, and FIGS. 12 to 14 are diagrams for explaining the conventional coprocessor control system.
Figure 2 is a system block diagram, Figure 13 is a CPU internal block diagram, Figure 14 is an instruction map diagram, and Figure 15 is a system block diagram.
Figure a is a flowchart of the SEQ1 sequence for the first coprocessor, Figure 15b is a flowchart of the SEQ2 sequence for the second coprocessor, Figure 15c is a flowchart of the SEQ3 sequence for the third coprocessor, Figure 15d is for the fourth coprocessor.
It is a flowchart diagram of SEQ4 sequence. 100, 400, 600, 900, 1200;
CPU, 101, 401, 601, 901, 12
01; coprocessor, 102,402,602,
902, 1202; external bus, 202, 502,
702, 1002, 1302; Command buffer, 2
03,503,703,1003,1303; Instruction decoder, 204,504,704,100
4,1304; Sequencer, 206,506,7
06, 1006, 1306; Execution control unit (EXU), 207, 507, 707, 1007,
1307; Bus cycle control unit (BIU), 710,
1010; Coprocessor identification unit.
Claims (1)
択的にプロセツサに接続するコプロセツサ制御方
式において、前記プロセツサの命令セツト中に前
記コプロセツサに対する命令として前記複数種類
のコプロセツサに共通の単一の命令コードを備
え、前記プロセツサは前記共通の命令コードとコ
プロセツサの識別信号とをデコードして、前記複
数の種類が異なるコプロセツサのうちの一つを選
択的に制御することを特徴とするコプロセツサ制
御方式。 2 前記コプロセツサの識別信号は前記プロセツ
サの外部より与えられるものであることを特徴と
する特許請求の範囲第1項に記載のコプロセツサ
制御方式。 3 前記コプロセツサの識別信号は、コプロセツ
サ制御信号をリセツト信号でラツチして得られる
ものであることを特徴とする特許請求の範囲第1
項に記載のコプロセツサ制御方式。[Scope of Claims] 1. In a coprocessor control method in which one of a plurality of different types of coprocessors is selectively connected to a processor, a unit common to the plurality of types of coprocessors is provided as an instruction to the coprocessor during an instruction set for the processor. The coprocessor has a single instruction code, and the processor decodes the common instruction code and a coprocessor identification signal to selectively control one of the plurality of different types of coprocessors. control method. 2. The coprocessor control system according to claim 1, wherein the identification signal of the coprocessor is given from outside the processor. 3. The coprocessor identification signal is obtained by latching the coprocessor control signal with a reset signal.
The coprocessor control method described in Section.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62301827A JPH01142967A (en) | 1987-11-30 | 1987-11-30 | Coprocessor control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62301827A JPH01142967A (en) | 1987-11-30 | 1987-11-30 | Coprocessor control system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01142967A JPH01142967A (en) | 1989-06-05 |
JPH0578864B2 true JPH0578864B2 (en) | 1993-10-29 |
Family
ID=17901638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62301827A Granted JPH01142967A (en) | 1987-11-30 | 1987-11-30 | Coprocessor control system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01142967A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR930006553A (en) * | 1991-09-27 | 1993-04-21 | 리차드 이. 살웬 | Digital computer systems |
WO2000068782A1 (en) * | 1999-05-06 | 2000-11-16 | Hitachi, Ltd. | Method for developing semiconductor integrated circuit |
-
1987
- 1987-11-30 JP JP62301827A patent/JPH01142967A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH01142967A (en) | 1989-06-05 |
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