JPS61262949A - メモリ容量制御方式 - Google Patents
メモリ容量制御方式Info
- Publication number
- JPS61262949A JPS61262949A JP10534285A JP10534285A JPS61262949A JP S61262949 A JPS61262949 A JP S61262949A JP 10534285 A JP10534285 A JP 10534285A JP 10534285 A JP10534285 A JP 10534285A JP S61262949 A JPS61262949 A JP S61262949A
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- JP
- Japan
- Prior art keywords
- circuit
- garbage
- memory
- memory size
- data type
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はガーベジコレクタを有する情報処理システムの
処理効率の向上を図るために、各データタイプのメモリ
サイズ（メモリ容量）を各データタイプのメモリ使用量
に応じてメモリ空間を再分割することにより、ガーベジ
コレクタの起動回数を減少させ、かつメモリ使用効率を
向上させる方式である。 □ 〔産業上の利用分野〕 本発明は情報処理分野における人工知能言語（Ｌ Ｉ
Ｓ ’Ｐ 、 Ｐ Ｒ”’ＯＬ Ｏ，Ｇ等）処理に使わ
れるガーベジコレクタ方式に係り、特に各データタイプ
のメモリサイズを各データタイプのアクティブセル量と
ガーベジセル量の予測値によって動的に制御することに
より、ガーベジコレクションの頻度を少なくしメモリの
使用効率を向上させる方式に関する。
処理効率の向上を図るために、各データタイプのメモリ
サイズ（メモリ容量）を各データタイプのメモリ使用量
に応じてメモリ空間を再分割することにより、ガーベジ
コレクタの起動回数を減少させ、かつメモリ使用効率を
向上させる方式である。 □ 〔産業上の利用分野〕 本発明は情報処理分野における人工知能言語（Ｌ Ｉ
Ｓ ’Ｐ 、 Ｐ Ｒ”’ＯＬ Ｏ，Ｇ等）処理に使わ
れるガーベジコレクタ方式に係り、特に各データタイプ
のメモリサイズを各データタイプのアクティブセル量と
ガーベジセル量の予測値によって動的に制御することに
より、ガーベジコレクションの頻度を少なくしメモリの
使用効率を向上させる方式に関する。
従来、データタイプ毎に分割されたメモリ空間を有する
情報処理システムにおいては、ユーザプログラムによっ
て各データタイプのメモリサイズが固定されている方式
であった。
情報処理システムにおいては、ユーザプログラムによっ
て各データタイプのメモリサイズが固定されている方式
であった。
（発明が解決しようとする問題点］
該従来方式では、一つのデータタイプが他のデータタイ
プに比べてメモリを大量に使用する場合には該大量にメ
モリが使用されるデータタイプの使用量を予め十分に予
測して取っておくことは困難であったため、ガーベジコ
レクタが頻繁に起動されメモリ容量の調整を行なう必要
があり、メモリの使用効率及びユーザプログラムの処理
速度を低下させるという欠点があった。
プに比べてメモリを大量に使用する場合には該大量にメ
モリが使用されるデータタイプの使用量を予め十分に予
測して取っておくことは困難であったため、ガーベジコ
レクタが頻繁に起動されメモリ容量の調整を行なう必要
があり、メモリの使用効率及びユーザプログラムの処理
速度を低下させるという欠点があった。
本発明は前記欠点に鑑みてなされたものでメモリ使用効
率の向上及びユーザプログラムの処理速度の向上を図る
ことを目的とする。
率の向上及びユーザプログラムの処理速度の向上を図る
ことを目的とする。
該目的は、各データタイプのアクティブセル量を計数す
るアクティブセル計数回路５と、ガーベジセル量を計数
するガーベジセル計数回路６と、該アクティブセル計数
結果値と、過去の使用実績値からアクティブセル量を予
測する回路７と該ガーベジセル計数結果値と過去のガー
ベジセル使用実績値からガーベジセル量を予測する回路
８と、各データタイプ毎に予測された該セル量と全体の
メモリサイズから各データタイプのメモリサイズを決定
するメモリサイス計算回路１１と、各メモリサイズに合
せてデータを移動させる回路１２からなるメモリ容量制
御方式により達成される。
るアクティブセル計数回路５と、ガーベジセル量を計数
するガーベジセル計数回路６と、該アクティブセル計数
結果値と、過去の使用実績値からアクティブセル量を予
測する回路７と該ガーベジセル計数結果値と過去のガー
ベジセル使用実績値からガーベジセル量を予測する回路
８と、各データタイプ毎に予測された該セル量と全体の
メモリサイズから各データタイプのメモリサイズを決定
するメモリサイス計算回路１１と、各メモリサイズに合
せてデータを移動させる回路１２からなるメモリ容量制
御方式により達成される。
（作用〕
本発明は、ガーベジコレクタを備えた情報処理システム
において、各データタイプのメモリ使用量に応じてメモ
リを分割すれば効率的にメモリが使用でき、ガーベジコ
レクタの起動回数を減らすことができプログラムの処理
速度の向上が図れるものである。その詳細はあるデータ
タイプのメモリ使用量が他のデータタイプに比べて大き
い場合には、そのデータタイプによって図示しないガー
ベジコレクタが頻繁に起動されるので、メモリ使用量の
大きいデータタイプのメモリサイズを拡大し、メモリ使
用量の小さいデータタイプのメモリサイズを縮小するこ
とにより、ガーベジコレクタ起動回数を減少させること
ができ、メモリの使用効率も向上できる。
において、各データタイプのメモリ使用量に応じてメモ
リを分割すれば効率的にメモリが使用でき、ガーベジコ
レクタの起動回数を減らすことができプログラムの処理
速度の向上が図れるものである。その詳細はあるデータ
タイプのメモリ使用量が他のデータタイプに比べて大き
い場合には、そのデータタイプによって図示しないガー
ベジコレクタが頻繁に起動されるので、メモリ使用量の
大きいデータタイプのメモリサイズを拡大し、メモリ使
用量の小さいデータタイプのメモリサイズを縮小するこ
とにより、ガーベジコレクタ起動回数を減少させること
ができ、メモリの使用効率も向上できる。
また、各データタイプのメモリサイズの修正量は各デー
タタイプのメモリ使用量に基いた量であることが望まし
い。
タタイプのメモリ使用量に基いた量であることが望まし
い。
正確な各データタイプのメモリ使用量を事前に求めるこ
とは不可能であるが、各データタイプのメモリ使用実績
を用いて将来必要となるであろうメモリ量を予測するこ
とは可能である。
とは不可能であるが、各データタイプのメモリ使用実績
を用いて将来必要となるであろうメモリ量を予測するこ
とは可能である。
各データタイプのメモリ使用量の中には、二つの性質の
異なるデータがある。これは、ガーベジセルとアクティ
ブセルの二つのデータである。
異なるデータがある。これは、ガーベジセルとアクティ
ブセルの二つのデータである。
ガーベジセルは、プロ、ダラムの実行中に作り出され、
他のデータからアクセスされることがなく、再利用可能
なメモリであり、アクティブセルは、他のデータからア
クセスされ、再利用不可能なデータである。
他のデータからアクセスされることがなく、再利用可能
なメモリであり、アクティブセルは、他のデータからア
クセスされ、再利用不可能なデータである。
この二つのデータは、それぞれ各データタイプによって
使用状況が異なっている。例えば、Ｌ、ＩＳＰ言語にお
いては、リストというデータタイプはガーベジセルの発
生が多いのに対して、シンボルというデータタイプはカ
ーベジセルの発生が少い。
使用状況が異なっている。例えば、Ｌ、ＩＳＰ言語にお
いては、リストというデータタイプはガーベジセルの発
生が多いのに対して、シンボルというデータタイプはカ
ーベジセルの発生が少い。
また、アクティブセルについては、シンボルではガーベ
ジセルに比較してアクティブセルの比率が多いという傾
向があり、リストはそうではないというイ頃向がある。
ジセルに比較してアクティブセルの比率が多いという傾
向があり、リストはそうではないというイ頃向がある。
このように、使用状況の異なるデータをまとめて予測す
るよりも、別々に予測した方が実際的であり、正確に予
測できる。
るよりも、別々に予測した方が実際的であり、正確に予
測できる。
この予測を行なうのに、指数平滑化法を用いている。指
数平滑化法を用いたのは、安定した推定値を得ることが
でき、応答速度も容易に調整でき、長期にわたる実績の
記録を保存しておく必要がなく、データ処理に要する時
間も少なくて済む特長があるからである。
数平滑化法を用いたのは、安定した推定値を得ることが
でき、応答速度も容易に調整でき、長期にわたる実績の
記録を保存しておく必要がなく、データ処理に要する時
間も少なくて済む特長があるからである。
具体的には、ｊ回目のガーベジコレクシヨンのあるデー
タタイプｉのアクティブセル量をＲｉｊ。
タタイプｉのアクティブセル量をＲｉｊ。
ガーベジセル量をＵｉｊ、アクティブセル量の予測値を
Ａｉ ｊ、ガーベジセル量の予測値をＳｉｊ、アクティ
ブセルの平滑化定数をαｌ、ガーベジセルの平滑化定数
をαユとすると、 Ａｉｊ−α、Ｒｉｊ＋（１−α１）Ａｉｊ−＋■Ｓｉｊ
−α コ、 Ｕｉｊ＋−（１−αユ ） ３
ｉ ｊ−ｚ ■（０〈α／、α□く１） が成り立つ。
Ａｉ ｊ、ガーベジセル量の予測値をＳｉｊ、アクティ
ブセルの平滑化定数をαｌ、ガーベジセルの平滑化定数
をαユとすると、 Ａｉｊ−α、Ｒｉｊ＋（１−α１）Ａｉｊ−＋■Ｓｉｊ
−α コ、 Ｕｉｊ＋−（１−αユ ） ３
ｉ ｊ−ｚ ■（０〈α／、α□く１） が成り立つ。
メモリ空間全体のサイズをＭ、正規化パラメータをｔ、
アクティブセル量のマージンをβとすると、 Ｍ＝ｔ （Ａｊ＋Ｓ ｊ） ＋（１＋β）Ｒｊ ■β
≧０が成立する。
アクティブセル量のマージンをβとすると、 Ｍ＝ｔ （Ａｊ＋Ｓ ｊ） ＋（１＋β）Ｒｊ ■β
≧０が成立する。
従って、各データタイプのメモリサイズＨｒ ｊは、
Ｈ４ｊ−（１＋β）Ｒｌｊ十
ｔ （Ａｉ ｊ＋ｓｉ ｊ） ■となる。
ただし、将来の各データタイプのメモリ必要量の予測法
に、指数平滑法を用いたのは本発明を説明するのに用い
たのであって、本発明を指数平滑化法に限定するもので
はない。
に、指数平滑法を用いたのは本発明を説明するのに用い
たのであって、本発明を指数平滑化法に限定するもので
はない。
該メモリサイズＨ１ｊに合せてデータを移動させること
によりガーベジコレクションの回数を減らすものである
。
によりガーベジコレクションの回数を減らすものである
。
以下図面を参照しつつ本発明の詳細な説明する。
図は本発明の一実施例を示すシステム構成図である。
図において、１はＣＰＵ （中央処理装置）、２はＭＳ
（主記憶）、３はメモリサイズレジスタ、４はメモリ
スキャン回路、５はアクティブセル計数回路、６はガー
ベジセル計数回路、７はアクティブセル予測回路、８は
ガーベジセル予測回路、９は予測値保持回路、１０は正
規パラメータ計算回路、１１はメモリサイズ計算回路、
１２はデータ移動回路である。
（主記憶）、３はメモリサイズレジスタ、４はメモリ
スキャン回路、５はアクティブセル計数回路、６はガー
ベジセル計数回路、７はアクティブセル予測回路、８は
ガーベジセル予測回路、９は予測値保持回路、１０は正
規パラメータ計算回路、１１はメモリサイズ計算回路、
１２はデータ移動回路である。
ＣＰ ｔＪ １はＭＳ２．とのデータの授受、図示しな
いＩｌｏの起動、メモリサイズレジスタ３に各データタ
イプのメモリサイズの指定データの授受、メモリスキャ
ン回路４の起動を行なう。該メモリサイズレジスタ３は
、各データタイプのメモリの開始番地、終了番地を格納
しており、メモリスキャン回路４とデータ移動回路１２
に各データタイプの開始番地、終了番地を送信する。
いＩｌｏの起動、メモリサイズレジスタ３に各データタ
イプのメモリサイズの指定データの授受、メモリスキャ
ン回路４の起動を行なう。該メモリサイズレジスタ３は
、各データタイプのメモリの開始番地、終了番地を格納
しており、メモリスキャン回路４とデータ移動回路１２
に各データタイプの開始番地、終了番地を送信する。
該メモリスキャン回路４はメモリサイズレジスタ３のデ
ータに基づいてＭＳ２をアクセスし、アクティブセルと
ガーベジセルとを判別し、該判別結果をアクティブセル
計数回路５、ガーベジセル計数回路６に送信する。該ア
クティブセル計数回路５は、各データタイプのアクティ
ブセルを計数し、該計数結果を保持する。該ガーベジセ
ル計数回路６は、各データタイプのガーベジセルを計数
し、該計数結果を保持する。
ータに基づいてＭＳ２をアクセスし、アクティブセルと
ガーベジセルとを判別し、該判別結果をアクティブセル
計数回路５、ガーベジセル計数回路６に送信する。該ア
クティブセル計数回路５は、各データタイプのアクティ
ブセルを計数し、該計数結果を保持する。該ガーベジセ
ル計数回路６は、各データタイプのガーベジセルを計数
し、該計数結果を保持する。
また、アクティブセル予測回路７は該アクティブセル計
数回路５の値と予測値保持回路９の値からアクティブセ
ル量を予測する回路であり、該予測結果を予測値保持回
路９、正規パラメータ計算回路１０、メモリサイズ計算
回路１１に送信する。
数回路５の値と予測値保持回路９の値からアクティブセ
ル量を予測する回路であり、該予測結果を予測値保持回
路９、正規パラメータ計算回路１０、メモリサイズ計算
回路１１に送信する。
該予測値は、ｊ回目のガーベジコレクションおけるデー
タタイプｉのアクティブセル量をＲｌｊ、アクティブセ
ル量の予測値をＡｉｊ、平滑化指数をα／ （０〈α、
〈１）とすると、Ａｉｊ−αＩＲｉｊ＋（１−α／）Ａ
ｉｊ−ｚの計算により得られる。
タタイプｉのアクティブセル量をＲｌｊ、アクティブセ
ル量の予測値をＡｉｊ、平滑化指数をα／ （０〈α、
〈１）とすると、Ａｉｊ−αＩＲｉｊ＋（１−α／）Ａ
ｉｊ−ｚの計算により得られる。
ガーベジセル予測回路８はガーベジセル計数回路６の値
と予測値保持回路９の値とからガーベジセル量を予測す
る回路であり、該予測値は、ｊ回目のガーベジコレクシ
コンにおけるデータタイプｉのガーベジセル量をＵＺ、
ガーベジセル量の予測値をＳｉｊ、平滑化指数をα）（
０くα工〈１）とすると、３ｉｊ−αλＵｉ ｊ十（１
−α工）Ｓｉｊ−／を計算することにより得られ、該予
測結果は予測値保持回路９、正規パラメータ計算回路１
０、メモリサイズ計算回路１１へ送信される。
と予測値保持回路９の値とからガーベジセル量を予測す
る回路であり、該予測値は、ｊ回目のガーベジコレクシ
コンにおけるデータタイプｉのガーベジセル量をＵＺ、
ガーベジセル量の予測値をＳｉｊ、平滑化指数をα）（
０くα工〈１）とすると、３ｉｊ−αλＵｉ ｊ十（１
−α工）Ｓｉｊ−／を計算することにより得られ、該予
測結果は予測値保持回路９、正規パラメータ計算回路１
０、メモリサイズ計算回路１１へ送信される。
該予測値保持回路９は該アクティブセル予測回路７、ガ
ーベジセル予測回路８で計算された各データタイプのア
クティブセル量の予測値、ガーベジセル量の予測値を格
納する回路である。また正規パラメータ計算回路１０は
正規化パラメータｔをメモリ空間全体のサイズをＭ、ア
クティブセル量のマージンをβ（β＞Ｏ）とすると、Ｍ
＝ｔ（Ａｊ＋Ｓｊ）＋ （１＋β）Ｒｊ（但し、Ａｊ−
ΣＡする回路である。
ーベジセル予測回路８で計算された各データタイプのア
クティブセル量の予測値、ガーベジセル量の予測値を格
納する回路である。また正規パラメータ計算回路１０は
正規化パラメータｔをメモリ空間全体のサイズをＭ、ア
クティブセル量のマージンをβ（β＞Ｏ）とすると、Ｍ
＝ｔ（Ａｊ＋Ｓｊ）＋ （１＋β）Ｒｊ（但し、Ａｊ−
ΣＡする回路である。
メモリサイズ計算回路１１はアクティブセル予測回路７
、ガーベジセル予測回路８、正規パラメータ計算回路１
０の出力結果から各データタイプのメモリサイズＨ１ｊ
を、Ｈｔ ｊ＝ｔ （Ａｊ ３＋５ｉｊ）＋（１＋β）
Ａｉｊによって求められる。
、ガーベジセル予測回路８、正規パラメータ計算回路１
０の出力結果から各データタイプのメモリサイズＨ１ｊ
を、Ｈｔ ｊ＝ｔ （Ａｊ ３＋５ｉｊ）＋（１＋β）
Ａｉｊによって求められる。
またデータ移動回路１２は予測値保持回路９とメモリサ
イズ計算回路１１の値より、予測値保持回路の旧メモリ
サイズからメモリサイズ計算回路１１の新メモリサイズ
にデータを移動することによりメモリサイズを変更する
。
イズ計算回路１１の値より、予測値保持回路の旧メモリ
サイズからメモリサイズ計算回路１１の新メモリサイズ
にデータを移動することによりメモリサイズを変更する
。
以上説明したように、本発明によればガーベジコレクタ
の起動回数を減少させることができ、また、メモリの使
用効率の向上が図れるのでプログラムの高速かつ効率的
処理が可能となる。
の起動回数を減少させることができ、また、メモリの使
用効率の向上が図れるのでプログラムの高速かつ効率的
処理が可能となる。
図は本発明の一実施例を示すシステム構成図である。
記号の説明、１はＣＰＵ （中央処理装置）、２はＭＳ
（主記憶）、３はメモリサイズレジスタ、４はメモリ
スキャン回路、５はアクティブセル計数回路、６はガー
ベジセル予測回路、７はアクティブセル予測回路、８は
ガーベジセル予測回路、９は予測値保持回路、１０は正
規パラメータ計算回路、１１はメモリサイズ計算回路、
１２はデータ移動回路
（主記憶）、３はメモリサイズレジスタ、４はメモリ
スキャン回路、５はアクティブセル計数回路、６はガー
ベジセル予測回路、７はアクティブセル予測回路、８は
ガーベジセル予測回路、９は予測値保持回路、１０は正
規パラメータ計算回路、１１はメモリサイズ計算回路、
１２はデータ移動回路
Claims (1)
- ガーベジコレクタを備えるとともにメモリ空間がデータ
タイプ毎に分割されている情報処理システムにおいて、
各データタイプのアクティブセル量を計数する手段と、
ガーベジセル量を計数する手段と、該夫々の計数結果と
各々の過去のセル量の使用実績値から各々の将来の必要
セル量を予測する手段と、各データタイプ毎に予測され
た該セル量と全体のメモリサイズから各データタイプの
メモリサイズを決定する手段と、各メモリサイズに応じ
てデータを移動させる手段を設けたことを特徴とするメ
モリ容量制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534285A JPS61262949A (ja) | 1985-05-17 | 1985-05-17 | メモリ容量制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534285A JPS61262949A (ja) | 1985-05-17 | 1985-05-17 | メモリ容量制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61262949A true JPS61262949A (ja) | 1986-11-20 |
| JPH0368419B2 JPH0368419B2 (ja) | 1991-10-28 |
Family
ID=14405061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10534285A Granted JPS61262949A (ja) | 1985-05-17 | 1985-05-17 | メモリ容量制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039878A (ja) * | 2004-07-26 | 2006-02-09 | Aplix Corp | Ｊａｖａ（Ｒ）実行環境におけるメモリ管理方法及びメモリ管理プログラム |
| US8505021B2 (en) | 2011-08-29 | 2013-08-06 | Kaspersky Lab Zao | Efficient management of computer resources |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109070A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Control system for area assignment schedule |
| JPS57162049A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Control system for assignment of storage capacity |
| JPS5965988A (ja) * | 1982-10-08 | 1984-04-14 | Hitachi Ltd | 実記憶制御方式 |
| JPS59160395A (ja) * | 1983-02-28 | 1984-09-11 | Fujitsu Ltd | システム構成化処理方法 |
-
1985
- 1985-05-17 JP JP10534285A patent/JPS61262949A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109070A (en) * | 1980-12-26 | 1982-07-07 | Fujitsu Ltd | Control system for area assignment schedule |
| JPS57162049A (en) * | 1981-03-31 | 1982-10-05 | Fujitsu Ltd | Control system for assignment of storage capacity |
| JPS5965988A (ja) * | 1982-10-08 | 1984-04-14 | Hitachi Ltd | 実記憶制御方式 |
| JPS59160395A (ja) * | 1983-02-28 | 1984-09-11 | Fujitsu Ltd | システム構成化処理方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006039878A (ja) * | 2004-07-26 | 2006-02-09 | Aplix Corp | Ｊａｖａ（Ｒ）実行環境におけるメモリ管理方法及びメモリ管理プログラム |
| JP4504756B2 (ja) * | 2004-07-26 | 2010-07-14 | 株式会社アプリックス | Ｊａｖａ（登録商標名）実行環境におけるメモリ管理方法及びメモリ管理プログラム |
| US8505021B2 (en) | 2011-08-29 | 2013-08-06 | Kaspersky Lab Zao | Efficient management of computer resources |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0368419B2 (ja) | 1991-10-28 |
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