JPS6126266B2 - - Google Patents
Info
- Publication number
- JPS6126266B2 JPS6126266B2 JP56055839A JP5583981A JPS6126266B2 JP S6126266 B2 JPS6126266 B2 JP S6126266B2 JP 56055839 A JP56055839 A JP 56055839A JP 5583981 A JP5583981 A JP 5583981A JP S6126266 B2 JPS6126266 B2 JP S6126266B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- synchronization signal
- period
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 18
- 238000000926 separation method Methods 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テレビジヨン受像機（TV）又は
ビデオテープレコーダ（VTR）において、複合
同期信号から垂直同期信号区間を判別して取り出
す垂直同期分離回路に関する。[Detailed Description of the Invention] [Field of Industrial Application] This invention relates to a vertical synchronization separation method for determining and extracting a vertical synchronization signal section from a composite synchronization signal in a television receiver (TV) or a video tape recorder (VTR). Regarding circuits.
TV又はVTRにおいてビデオ信号から分離され
た複合同期信号は周期が異なる水平及び垂直同期
信号からなり、この複合同期信号から垂直同期信
号区間を判別してその区間に対応する信号出力を
取出すための垂直同期分離回路が必要である。
The composite synchronization signal separated from the video signal in a TV or VTR consists of horizontal and vertical synchronization signals with different periods. A synchronization separation circuit is required.
従来、垂直同期分離回路には、改良された回路
として２組の単安定回路を用いるものが提案され
ている。これは、前段に設けられた単安定回路に
はトリガ入力として複合同期信号が与えられ、こ
の単安定回路は水平同期信号に対応したパルス出
力を発生する。従つて、このパルス出力を後段に
設けられた単安定回路にトリガ入力として与え、
この単安定回路に前記パルス出力周期以上のパル
ス周期が与えられた場合をスイツチング条件とし
て設定することにより垂直同期信号区間の判別を
可能にしている。 Conventionally, an improved vertical synchronization separation circuit using two sets of monostable circuits has been proposed. This is because a composite synchronization signal is given as a trigger input to the monostable circuit provided at the front stage, and this monostable circuit generates a pulse output corresponding to the horizontal synchronization signal. Therefore, this pulse output is given as a trigger input to the monostable circuit provided in the subsequent stage,
By setting as a switching condition a case where a pulse period equal to or greater than the pulse output period is given to this monostable circuit, it is possible to determine the vertical synchronizing signal section.
ところで、この垂直同期分離回路では、単安定
回路に抵抗及びコンデンサからなるタイミング回
路が必要であり、IC化に際してタイミング回路
を外付けするために用いる外部端子及びタイミン
グ定数を２回路分必要とする欠点がある。
By the way, this vertical synchronization separation circuit requires a timing circuit consisting of a resistor and a capacitor in the monostable circuit, and has the disadvantage that it requires two circuits of external terminals and timing constants used to externally attach the timing circuit when integrated into an IC. There is.
そこで、この発明は、外付けされるタイミング
回路及び外付け用の外部端子数を低減してIC化
に適した垂直同期分離回路を提供を目的とする。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a vertical synchronization separation circuit suitable for IC implementation by reducing the number of externally attached timing circuits and external terminals.
この発明の垂直同期分離回路は、第１図に示す
ように、テレビジヨン受像機又はビデオテープレ
コーダにおいて、複合同期信号中の水平同期信号
をその周期から判別し、水平同期信号期間におい
て水平同期信号のみに対応した出力を発生する単
安定回路（実施例の単安定マルチバイブレータ
２）と、複合同期信号がクロツク信号入力として
与えられるとともに、前記単安定回路の出力がデ
ータ入力として与えられて、両入力から垂直同期
信号の区間を判別し、その垂直同期信号区間を表
わす出力を発生するフリツプフロツプ回路（実施
例のＤ−FF４）とから構成したものである。
As shown in FIG. 1, the vertical synchronization separation circuit of the present invention, in a television receiver or video tape recorder, determines the horizontal synchronization signal in the composite synchronization signal from its cycle, and separates the horizontal synchronization signal in the horizontal synchronization signal period. A monostable circuit (monostable multivibrator 2 in the embodiment) which generates an output corresponding to only the clock signal, a composite synchronization signal is given as a clock signal input, and the output of the monostable circuit is given as a data input, It is composed of a flip-flop circuit (D-FF4 in the embodiment) which determines the vertical synchronizing signal section from the input and generates an output representing the vertical synchronizing signal section.
この発明の垂直同期分離回路では、単安定回路
によつて複合同期信号中の水平同期信号の周期か
ら水平同期信号期間において水平同期信号に対応
した出力を発生させ、この出力をデータ入力、複
合同期信号をクロツク信号入力としてフリツプフ
ロツプ回路に加えることにより、フリツプフロツ
プ回路によつて垂直同期信号区間を判別して、垂
直同期信号区間を表わす判別出力を得ている。
In the vertical synchronization separation circuit of the present invention, the monostable circuit generates an output corresponding to the horizontal synchronization signal during the horizontal synchronization signal period from the period of the horizontal synchronization signal in the composite synchronization signal, and this output is used as data input, By applying the signal as a clock signal input to the flip-flop circuit, the flip-flop circuit determines the vertical synchronization signal interval and obtains a determined output representing the vertical synchronization signal interval.
以下、この発明を図面に示した実施例に基づき
詳細に説明する。
Hereinafter, the present invention will be described in detail based on embodiments shown in the drawings.
第１図は、この発明の垂直同期分離回路の実施
例を示す。 FIG. 1 shows an embodiment of the vertical synchronization separation circuit of the present invention.
第１図に示すように、この垂直同期分離回路に
は単安定マルチバイブレータ２及びＤフリツプフ
ロツプ回路（Ｄ−FF）４が含まれており、入力
端子６に加えられた複合同期信号は、単安定マル
チバイブレータ２にトリガ入力として加えられる
とともに、Ｄフリツプフロツプ回路４にクロツク
信号として加えられる。 As shown in FIG. 1, this vertical synchronization separation circuit includes a monostable multivibrator 2 and a D flip-flop circuit (D-FF) 4, and the composite synchronization signal applied to the input terminal 6 is It is applied to the multivibrator 2 as a trigger input, and also to the D flip-flop circuit 4 as a clock signal.
単安定マルチバイブレータ２に設けられた外部
端子８には、抵抗１０及びコンデンサ１２からな
るタイミング回路１４がICの外部回路として接
続されている。抵抗１０は、端子８，１６間に接
続されており、端子１６には、電源より直流電圧
Vccが印加されている。 A timing circuit 14 consisting of a resistor 10 and a capacitor 12 is connected to an external terminal 8 provided on the monostable multivibrator 2 as an external circuit of the IC. The resistor 10 is connected between the terminals 8 and 16, and the terminal 16 receives a DC voltage from the power supply.
Vcc is applied.
そして、単安定マルチバイブレータ２の内部に
は、前記複合同期信号でトリガされるスイツチン
グ素子が含まれており、このスイツチング素子で
コンデンサ１２の充放電が制御される。抵抗１８
は、スイツチング素子を介してコンデンサ１２に
放電回路が形成される場合の等価放電抵抗であ
り、その抵抗値R18は抵抗１０の抵抗値R10より小
さいものである。 The monostable multivibrator 2 includes a switching element triggered by the composite synchronization signal, and the charging and discharging of the capacitor 12 is controlled by this switching element. resistance 18
is an equivalent discharge resistance when a discharge circuit is formed in the capacitor 12 via a switching element, and its resistance value R 18 is smaller than the resistance value R 10 of the resistor 10.
この単安定マルチバイブレータ２より得られた
パルス出力は、Ｄフリツプフロツプ回路４にデー
タ入力として与えられ、出力端子２０より垂直同
期信号区間出力が得られる。 The pulse output obtained from this monostable multivibrator 2 is given as a data input to a D flip-flop circuit 4, and a vertical synchronizing signal period output is obtained from an output terminal 20.
従つて、入力端子６に対して第２図のＡに示す
複合同期信号が加えられるとすると、この複合同
期信号において、ａは水平同期信号区間、ｂは垂
直同期信号区間を示す。 Therefore, if a composite synchronizing signal shown in A of FIG. 2 is applied to the input terminal 6, in this composite synchronizing signal, a indicates a horizontal synchronizing signal section and b indicates a vertical synchronizing signal section.
単安定マルチバイブレータ２は、加えられた複
合同期信号でトリガされ、各信号パルスの後縁で
コンデンサ１２の充電が開始される。このコンデ
ンサ１２の充電は抵抗１０を介して行われ、その
充電時定数は、コンデンサ１２の容量Ｃ及び抵抗
値R10で与えられる。この場合、コンデンサ１２
は次の信号パルスの前縁まで充電され、その充電
レベルはＶHに至る。 The monostable multivibrator 2 is triggered by the applied composite synchronization signal and starts charging the capacitor 12 at the trailing edge of each signal pulse. The capacitor 12 is charged via the resistor 10, and the charging time constant is given by the capacitance C and the resistance value R10 of the capacitor 12. In this case, capacitor 12
is charged to the leading edge of the next signal pulse, and its charge level reaches VH .
そして、前記水平同期信号の前縁に同期してコ
ンデンサ１２に放電回路が形成される。この場
合、コンデンサ１２の放電時定数は、容量Ｃ及び
抵抗値R18で与えられ、信号パルス幅ｔh内におい
て放電が完了する。 A discharge circuit is formed in the capacitor 12 in synchronization with the leading edge of the horizontal synchronization signal. In this case, the discharge time constant of the capacitor 12 is given by the capacitance C and the resistance value R18 , and the discharge is completed within the signal pulse width t h .
従つて、コンデンサ１２の充電電圧は、複合同
期信号の周期に比例しており、水平同期信号に対
して1/2の周期（1H／２）となつている垂直同期
信号の区間ｂでは、コンデンサ１２の充電レベル
が前者の場合の1/2のレベル、即ちＶLとなる。 Therefore, the charging voltage of the capacitor 12 is proportional to the period of the composite synchronizing signal, and in the period b of the vertical synchronizing signal, which is half the period (1H/2) of the horizontal synchronizing signal, the charging voltage of the capacitor 12 is proportional to the period of the composite synchronizing signal. The charge level of No. 12 is half the level of the former case, that is, V L .
そこで、単安定マルチバイブレータ２がスイツ
チングするスレシヨルドレベルＶTHをレベルＶH
とレベルＶLの中間値（ＶH＞ＶTH＞ＶL）に設定
すれば、単安定マルチバイブレータ２の出力は第
２図のＣに示す形態となる。 Therefore, the threshold level V TH at which the monostable multivibrator 2 switches is set to the level V H
If the level is set to an intermediate value (V H > V TH > V L ), the output of the monostable multivibrator 2 will take the form shown in FIG. 2C.
なお、第２図のＣに示す各パルスの後縁部分
は、前記複合同期信号波形の前縁部分から、単安
定マルチバイブレータ２の放電によりスレシヨル
ドレベルＶTHを横切る時間ｔDだけ遅れて立下
る。 Note that the trailing edge portion of each pulse shown in C in FIG. 2 is delayed by the time t D at which the pulse crosses the threshold level V TH due to the discharge of the monostable multivibrator 2 from the leading edge portion of the composite synchronizing signal waveform. fall
各パルスは、Ｄフリツプフロツプ回路４にデー
タ入力として与えられ、この結果、Ｄフリツプフ
ロツプ回路４の出力端子２０には第２図のＤに示
す出力が得られる。即ち、垂直同期信号区間ｂに
入つて２個目の垂直同期信号の前縁に同期してＤ
フリツプフロツプ回路４の出力がＨ（高）レベル
からＬ（低）レベルに移行し、このＬレベル出力
は次の水平同期信号の始まりから1Hだけ遅れた
期間まで維持される。従つて、出力端子２０に
は、垂直同期信号区間ｂを表わす判別出力が取り
出される。 Each pulse is provided as a data input to the D flip-flop circuit 4, resulting in an output shown at D in FIG. 2 at the output terminal 20 of the D flip-flop circuit 4. That is, when entering vertical synchronization signal period b, D is synchronized with the leading edge of the second vertical synchronization signal.
The output of the flip-flop circuit 4 shifts from the H (high) level to the L (low) level, and this L level output is maintained until a period delayed by 1H from the start of the next horizontal synchronizing signal. Therefore, the output terminal 20 receives a discrimination output representing the vertical synchronization signal section b.
以上説明したように、この発明によれば、単安
定回路によつて複合同期信号中の水平同期信号の
周期から水平同期信号期間のみにおいて水平同期
信号に対応した出力を発生させ、この出力をデー
タ入力、複合同期信号をクロツク信号入力として
フリツプフロツプ回路に加えることにより、フリ
ツプフロツプ回路によつて垂直同期信号区間を判
別して、垂直同期信号区間を表わす判別出力を得
ているので、タイミング回路が単一化できるた
め、外付け部品の減少で回路構成が簡略化でき、
タイミング回路用の外部端子数を減少でき、IC
化に適した回路が得られる。
As explained above, according to the present invention, the monostable circuit generates an output corresponding to the horizontal synchronizing signal only during the horizontal synchronizing signal period from the period of the horizontal synchronizing signal in the composite synchronizing signal, and converts this output into data. By applying the input and composite synchronization signal to the flip-flop circuit as a clock signal input, the flip-flop circuit discriminates the vertical synchronization signal section and obtains a discrimination output representing the vertical synchronization signal section. The circuit configuration can be simplified by reducing the number of external components.
The number of external pins for timing circuits can be reduced, and IC
A circuit suitable for
第１図はこの発明の垂直同期分離回路の実施例
を示すブロツク図、第２図は第１図に示した垂直
同期分離回路の動作タイミングを示すタイミング
チヤートである。
２……単安定マルチバイブレータ、４……Ｄフ
リツプフロツプ回路。
FIG. 1 is a block diagram showing an embodiment of the vertical synchronization separation circuit of the present invention, and FIG. 2 is a timing chart showing the operation timing of the vertical synchronization separation circuit shown in FIG. 2... Monostable multivibrator, 4... D flip-flop circuit.
Claims (1)
ダにおいて、 複合同期信号中の水平同期信号をその周期から
判別し、水平同期信号期間において水平同期信号
のみに対応した出力を発生する単安定回路と、 前記複合同期信号がクロツク信号入力として与
えられるとともに、前記単安定回路の出力がデー
タ入力として与えられて、両入力から垂直同期信
号の区間を判別し、その垂直同期信号区間を表わ
す出力を発生するフリツプフロツプ回路とから構
成されたことを特徴とする垂直同期分離回路。[Scope of Claims] 1. In a television receiver or video tape recorder, a monostable device that determines a horizontal synchronizing signal in a composite synchronizing signal from its period and generates an output corresponding only to the horizontal synchronizing signal during the horizontal synchronizing signal period. a circuit, the composite synchronization signal being provided as a clock signal input and the output of the monostable circuit being provided as a data input, determining a vertical synchronization signal period from both inputs, and producing an output representing the vertical synchronization signal period; What is claimed is: 1. A vertical synchronization separation circuit comprising a flip-flop circuit that generates
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055839A JPS57170670A (en) | 1981-04-14 | 1981-04-14 | Vertical synchronizing separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56055839A JPS57170670A (en) | 1981-04-14 | 1981-04-14 | Vertical synchronizing separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57170670A JPS57170670A (en) | 1982-10-20 |
| JPS6126266B2 true JPS6126266B2 (en) | 1986-06-19 |
Family
ID=13010158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56055839A Granted JPS57170670A (en) | 1981-04-14 | 1981-04-14 | Vertical synchronizing separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57170670A (en) |
-
1981
- 1981-04-14 JP JP56055839A patent/JPS57170670A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57170670A (en) | 1982-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR840004844A (en) | Line Synchronization Circuit for Image Display | |
| US4166250A (en) | Synchronizing signal processing circuit | |
| JPS6126266B2 (en) | ||
| GB1513583A (en) | Frequency modulator | |
| US4600944A (en) | Low cost synchronizing signal separator | |
| US5231509A (en) | Burst gate pulse generating device for use in image signal reproducing system | |
| JP4112018B2 (en) | Burst gate pulse generator | |
| JPS60130971A (en) | Synchronizing signal separating circuit | |
| JPS632468A (en) | Synchronizing separation circuit | |
| JPH0441659Y2 (en) | ||
| JPS6150429B2 (en) | ||
| SU1596486A1 (en) | Tv camera | |
| JP2956983B2 (en) | Vertical sync signal separation circuit | |
| JPS6033650Y2 (en) | Synchronous signal separation device | |
| JP2532623B2 (en) | Pilot burst gate pulse generator | |
| JPS5947909B2 (en) | Synchronous separation device | |
| JPH048704Y2 (en) | ||
| JPH0441660Y2 (en) | ||
| JP2903691B2 (en) | Burst gate pulse prohibition device | |
| JPH083107Y2 (en) | Magnetic recording / reproducing device with liquid crystal display | |
| JPS6126760B2 (en) | ||
| JPS61113365A (en) | Vertical synchronizing signal separating circuit | |
| JPH0722415B2 (en) | Burst phase comparison circuit | |
| JPH04212569A (en) | Horizontal synchronizing signal separating circuit | |
| JPH03295368A (en) | Dc level control circuit |