JPS61256847A - パケツト交換機 - Google Patents
パケツト交換機Info
- Publication number
- JPS61256847A JPS61256847A JP60098422A JP9842285A JPS61256847A JP S61256847 A JPS61256847 A JP S61256847A JP 60098422 A JP60098422 A JP 60098422A JP 9842285 A JP9842285 A JP 9842285A JP S61256847 A JPS61256847 A JP S61256847A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- packet
- random access
- arbitration circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケットデータ交換機に関する。
従来のパケット交換機では、データ受信回路が受信した
パケットを中央制御装置のメモリ空間内に転送し、ソフ
トウェアがパケットのヘッダを判断して出回線を選択し
、中央制御装置のメモリ空間内からデータ送信回路に転
送することによりパケット交換を実現していた。
パケットを中央制御装置のメモリ空間内に転送し、ソフ
トウェアがパケットのヘッダを判断して出回線を選択し
、中央制御装置のメモリ空間内からデータ送信回路に転
送することによりパケット交換を実現していた。
上述した従来のパケット交換機はソフトウェアによる中
央制御装置のメそり空間内の転送によ〉交換処理を実現
しているために交換速度はソフトウェアによるメモリ転
送スピードにより制限されるという欠点があり、さらに
、パケットヘッダを解釈する項序付けを行うために、ソ
フトウェアによｌ） ／＜ケラト処理用の待ち行列を形
成しなければならず、この待ち行列管理の処理のために
ソフトウェア処理を費しそのためにパケット交換の高速
化が難しくなるという欠点がある。
央制御装置のメそり空間内の転送によ〉交換処理を実現
しているために交換速度はソフトウェアによるメモリ転
送スピードにより制限されるという欠点があり、さらに
、パケットヘッダを解釈する項序付けを行うために、ソ
フトウェアによｌ） ／＜ケラト処理用の待ち行列を形
成しなければならず、この待ち行列管理の処理のために
ソフトウェア処理を費しそのためにパケット交換の高速
化が難しくなるという欠点がある。
本発明の目的はパケット交換の高速化を図ったパケット
交換機を提供することである。
交換機を提供することである。
本発明は、パケットのデータ部はパケット交換用ランダ
ムアクセスメモリを用いてソフトウェアによるメモリ転
送を用いずに転送し、パケットのヘッダ部のみをハード
ウェアによるファーストインファーストアウトメモリに
書込んで待ち行列とすることによ）、ソフトウェアによ
る入力事象の待ち行列管理を不要にしたもので・この結
果、パケット交換に要する中央制御装置のソフトウェア
処理量が減少し、パケット交換の高速化が可能になる。
ムアクセスメモリを用いてソフトウェアによるメモリ転
送を用いずに転送し、パケットのヘッダ部のみをハード
ウェアによるファーストインファーストアウトメモリに
書込んで待ち行列とすることによ）、ソフトウェアによ
る入力事象の待ち行列管理を不要にしたもので・この結
果、パケット交換に要する中央制御装置のソフトウェア
処理量が減少し、パケット交換の高速化が可能になる。
すなわち、本発明によるパケット交換機は、パケット交
換用ランダムアクセスメモリと、このパケット交換用ラ
ンダムアクセスメモリに、メモリ書込み要求のあったパ
ケットデータを格納するとともに、その格納アドレスを
メモリ書込み要求先に通知するメモリ書込み競合調停回
路と、ファースインファーストアウトメモリと、このフ
ァーストインファーストアウトメモリに、データ書込み
要求のあったデータを書込むファーストインファースト
アウトメモリ競合調停回路と、パケットデータを受信し
、とのパケットデータをパケットデータ部とパケットヘ
ッダ部に分けデータ長を演算した後、メモリ書込み競合
調停回路にメそり書込み要求を出力し、パケット交換用
ランダムアクセスメモリへのパケットデータの格納が終
了すると自回線番号、受信パケットデータ、パケット交
換用ランダムアクセスメモリの格納アドレスおよびデー
タ長をファーストインファーストアウトメモリに対する
書込みデータとして編集し、ファーストインファースト
アウトメモリ書込み競合調停回路にデータ書込みを要求
する、データ入力回線毎に設けられたデータ受槽回路と
、パケット交換用ランダムアクセスメモリの指定された
アドレスの指定されたデータ長のデータを読出すメモリ
読出し競合調停回路と、ファーストインファーストアウ
トメモリからパケットデータな読取り、パケットヘッダ
部を解析した後、出力回線と出力ロジカルチャンネル番
号を決定して新しいパケットデータを編集し、格納アド
レスおよびデータ長の情報を出力する中央制御装置と、
データ出力回線毎に設けられて、中央制御装置で決定さ
れた出力回線に対応して中央制御装置により起動され、
るデータ送信回路であって、起動されるとメモリ読出し
競合調停回路に対しパケット交換用ランダムアクセスメ
モリの指定されたアドレスの指定されたデータ長のデー
タの読出しを要求し、読出されたデータに、中央制御装
置から指示されたヘッダを付加して、出力回線に送出す
るデータ送信回路を有する。
換用ランダムアクセスメモリと、このパケット交換用ラ
ンダムアクセスメモリに、メモリ書込み要求のあったパ
ケットデータを格納するとともに、その格納アドレスを
メモリ書込み要求先に通知するメモリ書込み競合調停回
路と、ファースインファーストアウトメモリと、このフ
ァーストインファーストアウトメモリに、データ書込み
要求のあったデータを書込むファーストインファースト
アウトメモリ競合調停回路と、パケットデータを受信し
、とのパケットデータをパケットデータ部とパケットヘ
ッダ部に分けデータ長を演算した後、メモリ書込み競合
調停回路にメそり書込み要求を出力し、パケット交換用
ランダムアクセスメモリへのパケットデータの格納が終
了すると自回線番号、受信パケットデータ、パケット交
換用ランダムアクセスメモリの格納アドレスおよびデー
タ長をファーストインファーストアウトメモリに対する
書込みデータとして編集し、ファーストインファースト
アウトメモリ書込み競合調停回路にデータ書込みを要求
する、データ入力回線毎に設けられたデータ受槽回路と
、パケット交換用ランダムアクセスメモリの指定された
アドレスの指定されたデータ長のデータを読出すメモリ
読出し競合調停回路と、ファーストインファーストアウ
トメモリからパケットデータな読取り、パケットヘッダ
部を解析した後、出力回線と出力ロジカルチャンネル番
号を決定して新しいパケットデータを編集し、格納アド
レスおよびデータ長の情報を出力する中央制御装置と、
データ出力回線毎に設けられて、中央制御装置で決定さ
れた出力回線に対応して中央制御装置により起動され、
るデータ送信回路であって、起動されるとメモリ読出し
競合調停回路に対しパケット交換用ランダムアクセスメ
モリの指定されたアドレスの指定されたデータ長のデー
タの読出しを要求し、読出されたデータに、中央制御装
置から指示されたヘッダを付加して、出力回線に送出す
るデータ送信回路を有する。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるパケット交換機の−実施例のブロ
ック図である。
ック図である。
データ受信回路２１ （ｔ＝ｘ ｍ ２ ＃・・・ｅ
” ）はデータ入力回線１ｉを通してパケットデータを
受信ルパケットデータ部とパケットヘッダ部に分け、さ
らにデータ長を計数した後、受信し九ノ（ケラトデータ
をパケット交換用ランダムアクセスメモリ７に格納する
ためにインタフェース信号線３１を用いて、メモリ書込
み競合調停回路５にデータ書込み要求を出力する。メモ
リ書込み競合調停回路５はデータ受信回路２１にパケッ
ト交換用ランダムアクセスメモリ７のメモリ格納アドレ
スなデースメモリ７に対するデータ転送が終了するとデ
ータ受信回路２ｉは、自回線番号、受信パケットデータ
、パケット交換用ランダムアクセスメモリ７の格納アド
レス市よびデータ長をＦＩＦＯ（ファーストインファー
ストアウト）メモリ１２に対する書込みデータとして編
集し、ＦＩＦＯメモリ書込み競合調停回路１０に対して
ＦＩＦＯメモ９１２に対するデータ書込みを要求する。
” ）はデータ入力回線１ｉを通してパケットデータを
受信ルパケットデータ部とパケットヘッダ部に分け、さ
らにデータ長を計数した後、受信し九ノ（ケラトデータ
をパケット交換用ランダムアクセスメモリ７に格納する
ためにインタフェース信号線３１を用いて、メモリ書込
み競合調停回路５にデータ書込み要求を出力する。メモ
リ書込み競合調停回路５はデータ受信回路２１にパケッ
ト交換用ランダムアクセスメモリ７のメモリ格納アドレ
スなデースメモリ７に対するデータ転送が終了するとデ
ータ受信回路２ｉは、自回線番号、受信パケットデータ
、パケット交換用ランダムアクセスメモリ７の格納アド
レス市よびデータ長をＦＩＦＯ（ファーストインファー
ストアウト）メモリ１２に対する書込みデータとして編
集し、ＦＩＦＯメモリ書込み競合調停回路１０に対して
ＦＩＦＯメモ９１２に対するデータ書込みを要求する。
ＦＩＦＯ書込み競合調停回路１０は書込み要求を調停し
た後、データ受信回路２１からＦＩＦＯメそり１２に対
してデータを書込む。中央処理装置１８は定期的にＦＩ
ＦＯメモリ１２を、ＦＩＦＯメモリデータ読出し信号線
１３を介してルックインし、ＦＩＦＯメモリ１２にデー
タが入力されていればこれを読出し、パケットヘッダを
解析した後、出力回線と出力ロジカルチャネル番号を決
定し【新しいパケットヘッダを１１＄Ｌ、パケット交換
メモリ７上の格納アドレス情報およびデータ長情報とと
もにデータ送信回路起動制御信号線１５１（ｊ＝１〜ｎ
）を介してデータ送信回路１６ｉに伝達する。
た後、データ受信回路２１からＦＩＦＯメそり１２に対
してデータを書込む。中央処理装置１８は定期的にＦＩ
ＦＯメモリ１２を、ＦＩＦＯメモリデータ読出し信号線
１３を介してルックインし、ＦＩＦＯメモリ１２にデー
タが入力されていればこれを読出し、パケットヘッダを
解析した後、出力回線と出力ロジカルチャネル番号を決
定し【新しいパケットヘッダを１１＄Ｌ、パケット交換
メモリ７上の格納アドレス情報およびデータ長情報とと
もにデータ送信回路起動制御信号線１５１（ｊ＝１〜ｎ
）を介してデータ送信回路１６ｉに伝達する。
上述のよ５に起動されたデータ送信回路１５ｉは、パケ
ット交換用ランダムアクセスメモリ７に格納されている
デースを読むためにデータ読出しなメ毎す読出し競合調
停回路９に対して要求する。
ット交換用ランダムアクセスメモリ７に格納されている
デースを読むためにデータ読出しなメ毎す読出し競合調
停回路９に対して要求する。
メモリ読出し競合調停回路９は指定されたアドレスから
指定されたデータ長のデータをデータ送信回路１６ｉＫ
転送し、データ送信回路１６ｉはそのデータをデータ送
信回路起動制御信号線１５１を介して中央制御装置１８
から指示されたヘッダを付加して出力回線１７ｉに送出
する。
指定されたデータ長のデータをデータ送信回路１６ｉＫ
転送し、データ送信回路１６ｉはそのデータをデータ送
信回路起動制御信号線１５１を介して中央制御装置１８
から指示されたヘッダを付加して出力回線１７ｉに送出
する。
以上説明したように本発明はパケット交換に際してパケ
ットのデータ部はパケット交換用ランダムアクセスメモ
リを用いてソフトウェアによるメそり転送を用いずに転
送し、パケットのヘッダ一部のみをハードウェアによる
ファストインファストアウトメモリに書き込んで待ち行
列とすることにより、ソフトウェアによる入力事象の待
ち行列管理が不要にな夛、したがってパケット交換に要
する中央制御装置のソフトウェア処理量が減少しパケッ
ト交換の高速化が可能になるという効果がある。
ットのデータ部はパケット交換用ランダムアクセスメモ
リを用いてソフトウェアによるメそり転送を用いずに転
送し、パケットのヘッダ一部のみをハードウェアによる
ファストインファストアウトメモリに書き込んで待ち行
列とすることにより、ソフトウェアによる入力事象の待
ち行列管理が不要にな夛、したがってパケット交換に要
する中央制御装置のソフトウェア処理量が減少しパケッ
ト交換の高速化が可能になるという効果がある。
第１図は本発明によるパケット交換機の一実施例を示す
ブロック図である。 １１ ｔ Ｉ２軸ｅｌｎ ：データ入力回線、２１，２
２゜”” ｇ ２ ｍ ：データ受信回路、３１ ｔ
３２ ｔ ”’ ｔ ３ｆｉ：データ受信回路２１ 、
２２ 、・・・、２ｎとメモリ書込み競合調停回路５と
のインタフェース信号線、４１ ｔ ４２ ＃−ｐ ４
ｎ ： ＦＩＦＯ（：ｙ７ｘ）イｙ；ｒアストアウト）
メモリ書込み要求信号線、５：メモリ書込み競合調停回
路、６：メモリ書込み競合調停回路５とパケット・交換
用ランダムアクセスメモリ７とのインタフェース信号線
、７：パケット交換用ランダムアクセスメモリ、８：パ
ケット交換用ランダムアクセスメモリ７と読出し競合調
停回路９とのインタフェース信号線、９：メモリ読出し
競合調停回路、１０ ： ＦＩＦＯ（ファストインファ
ストアウト）メモリ書込み競合調停回路。 １１：ＦＩＦＯ（ファストインファストアウト）メモリ
データ読出み信号線、１２ ： ＦＩＦＯ（ファストイ
ン７アストアウト）メモリ、１３ ： ＦＩＦＯ（ファ
ストインファストアウト）メモリデータ読出し信号線、
１４１，１４２．・・・、１４ｎＨメモリ読出し競合調
停回路９とデータ送信回路１６１ 、１６２ 、−・・
＃ １６１ｍとのインタフェース信号線、１５１，１５
２゜−ｔ１５ｎｔデータ送信回路起動制御信号線、１６
１＃１６Ｌ−ｔ１６ｍ１ ：データ送信回路、１７１１
１７２、・・・、１７ｎＨデ一メ出力回線、１８：中央
制御装置。
ブロック図である。 １１ ｔ Ｉ２軸ｅｌｎ ：データ入力回線、２１，２
２゜”” ｇ ２ ｍ ：データ受信回路、３１ ｔ
３２ ｔ ”’ ｔ ３ｆｉ：データ受信回路２１ 、
２２ 、・・・、２ｎとメモリ書込み競合調停回路５と
のインタフェース信号線、４１ ｔ ４２ ＃−ｐ ４
ｎ ： ＦＩＦＯ（：ｙ７ｘ）イｙ；ｒアストアウト）
メモリ書込み要求信号線、５：メモリ書込み競合調停回
路、６：メモリ書込み競合調停回路５とパケット・交換
用ランダムアクセスメモリ７とのインタフェース信号線
、７：パケット交換用ランダムアクセスメモリ、８：パ
ケット交換用ランダムアクセスメモリ７と読出し競合調
停回路９とのインタフェース信号線、９：メモリ読出し
競合調停回路、１０ ： ＦＩＦＯ（ファストインファ
ストアウト）メモリ書込み競合調停回路。 １１：ＦＩＦＯ（ファストインファストアウト）メモリ
データ読出み信号線、１２ ： ＦＩＦＯ（ファストイ
ン７アストアウト）メモリ、１３ ： ＦＩＦＯ（ファ
ストインファストアウト）メモリデータ読出し信号線、
１４１，１４２．・・・、１４ｎＨメモリ読出し競合調
停回路９とデータ送信回路１６１ 、１６２ 、−・・
＃ １６１ｍとのインタフェース信号線、１５１，１５
２゜−ｔ１５ｎｔデータ送信回路起動制御信号線、１６
１＃１６Ｌ−ｔ１６ｍ１ ：データ送信回路、１７１１
１７２、・・・、１７ｎＨデ一メ出力回線、１８：中央
制御装置。
Claims (1)
- 【特許請求の範囲】 パケット交換用ランダムアクセスメモリと、このパケッ
ト交換用ランダムアクセスメモリに、メモリ書込み要求
のあつたパケットデータを格納するとともに、その格納
アドレスをメモリ書込み要求先に通知するメモリ書込み
競合調停回路と、ファースインファーストアウトメモリ
と、 このファーストインファーストアウトメモリに、データ
書込み要求のあつたデータを書込むファーストインファ
ーストアウトメモリ競合調停回路と、パケットデータを
受信し、このパケットデータをパケットデータ部とパケ
ットヘッダ部に分けデータ長を演算した後、メモリ書込
み競合調停回路にメモリ書込み要求を出力し、パケット
交換用ランダムアクセスメモリへのパケットデータの格
納が終了すると、自回線番号、受信パケットデータ、パ
ケット交換用ランダムアクセスメモリの格納アドレスお
よびデータ長をファーストインファーストアウトメモリ
に対する書込みデータとして編集し、ファーストインフ
ァーストアウトメモリ書込み競合調停回路にデータ書込
みを要求する、データ入力回線毎に設けられたデータ受
信回路と、パケット交換用ランダムアクセスメモリの指
定されたアドレスの指定されたデータ長のデータを読出
すメモリ読出し競合調停回路と、 ファーストインファーストアウトメモリからパケットデ
ータを読取り、パケットヘッダ部を解析した後、出力回
線と出力ロジカルチャンネル番号を決定して新しいパケ
ットデータを編集し、格納アドレスおよびデータ長の情
報を出力する中央制御装置と、 データ出力回線毎に設けられて、中央制御装置で決定さ
れた出力回線に対応して中央制御装置により起動される
データ送信回路であつて、起動されると、メモリ読出し
競合調停回路に対し、パケット交換用ランダムアクセス
メモリの指定されたアドレスの指定されたデータ長のデ
ータの読出しを要求し、読出されたデータに、中央制御
装置から指示されたヘッダを付加して出力回線に送出す
るデータ送信回路を有するパケット交換機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098422A JPS61256847A (ja) | 1985-05-09 | 1985-05-09 | パケツト交換機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098422A JPS61256847A (ja) | 1985-05-09 | 1985-05-09 | パケツト交換機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61256847A true JPS61256847A (ja) | 1986-11-14 |
Family
ID=14219378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098422A Pending JPS61256847A (ja) | 1985-05-09 | 1985-05-09 | パケツト交換機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61256847A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837761A (en) * | 1987-05-26 | 1989-06-06 | Fujitsu Limited | Header driven type packet switching system |
| JPH01231452A (ja) * | 1987-11-11 | 1989-09-14 | Nec Corp | フレーム・リレー形データ交換機 |
-
1985
- 1985-05-09 JP JP60098422A patent/JPS61256847A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837761A (en) * | 1987-05-26 | 1989-06-06 | Fujitsu Limited | Header driven type packet switching system |
| JPH01231452A (ja) * | 1987-11-11 | 1989-09-14 | Nec Corp | フレーム・リレー形データ交換機 |
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